JPS632332A - ダイボンデイングプロセス - Google Patents

ダイボンデイングプロセス

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JPS632332A
JPS632332A JP62149293A JP14929387A JPS632332A JP S632332 A JPS632332 A JP S632332A JP 62149293 A JP62149293 A JP 62149293A JP 14929387 A JP14929387 A JP 14929387A JP S632332 A JPS632332 A JP S632332A
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layer
gold
bonding
silicon
die
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JP62149293A
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Inventor
ハーラン ロウラー
ウィリアム エス.フィー
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Fairchild Semiconductor Corp
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Fairchild Semiconductor Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 1権分立 本発明は大略半導体集積回路装置を製造するプロセス乃
至は方法に関するものであって、更に詳細には、半導体
ダイをそのパッケージヘボンディングする方法(プロセ
ス)に関するものである。
丈來技亙 電気的接続を行うこと及びその取扱を容易とさせる為に
、集積回路装置、即ちダイをパッケージ内に確実に位置
させることが必要である。その後に、該装置上の所定の
点からパッケージ上の接続ピンへ電気的接続がなされる
。装置がら接続ピンへの電気的接続は必然的に非常に微
細であるがら。
それらの接続は非常に弱く、且っダイをパッケージへ確
実に且つ永久的に固着させない限り、機械的衝撃や振動
によってダイをパッケージがら離脱させ、電気的コンタ
クトの1つ又はそれ以上を破壊させて、その結果集積回
路装置の破壊を発生させることがある。確実な機械的接
続を確立することに加えて、ダイとそのパッケージとの
間に良好な電気的且つ熱的なコンタクトを確立し且つ維
持させることが重要である。
ダイをパッケージへボンディングさせる典型的な方法は
、金−錫半田のプレフォームをパッケージ内の凹所で該
ダイを受納すべく寸法形成された凹所内に位置させるこ
とである。該ダイの背面は金層で被覆されており、それ
に対して該プレフォームは溶融の後に接着する。上述し
たボンディングプロセスはダイから金層内へのシリコン
の移動に起因して不満足なボンディングとなる場合があ
ることが判明した。この様な移動は、ダイの背面上に金
を被覆し且つその上の金を合金化させる場合に発生する
特に、金が背面上に付着させ且つその結果得られる構成
を加熱して談合をシリコンダイ上へ合金化させる。この
プロセスは、高温、約400℃、を必要とし、それによ
りシリコンが該金白にマイグレート即ち移動する。更に
、ダイをパッケージへ接着させる共晶プロセスも同様に
高温を必要として、その為にシリコンのボンディング個
所への付加的な移動が発生する。この結果得られる金及
び金−錫プレフオームのシリコンの粗雑化は、ダイとパ
ッケージとの間に信頼性のあるボンディングを形成する
ことを阻止すべき作用する。
ダイのパッケージへのボンディングの実効性及び信頼性
を減少させる別の問題は、ウェハの背面の非平坦性に関
係している。典型的に、ウェハの背面は研磨されて酸化
物及び処理中にウェハの背面上に蓄積するその他の物質
を除去する。この様な物質を取り除くことは、ダイとそ
のパッケージとの間に良好な電気的及び熱的なコンタク
トを確立する為に必要である。然し乍ら、研磨操作によ
り表面応力が付与され、それはウェハの背面を湾曲させ
る。その結果、ウェハから形成されるダイは非平担な背
面を持つこととなる。この様な表面は、ダイパッケージ
の平担な当接表面と親密で同一面の接触を行うことは出
来ず、両者間に良好な電気的及び熱的なコンタクトを形
成することは出来ない。
且−旌 本発明は1以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、半導体ダイとそのパ
ッケージとの間に信頼性のあるボンディングを確立する
為の方法を提供することを目的とする6 本発明の別の目的とするところは、良好な機械的及び電
気的特性を持ったボンディングを半導体グイとそのパッ
ケージとの間に確立する方法を提供することを目的とす
る。
本発明の更に別の目的とするところは、ボンディング層
のパッケージへの接着を向上させる為に、半導体装置の
金属ボンディング層内へのシリコンのマイグレーション
を防止する為に半導体装置の背面上にバリヤ層を設ける
ことを目的とする。
本発明の更に別の目的とするところは、バリヤ層の半導
体装置の背面への接着を向上させる為の手段を具備する
半導体装置を提供することを目的とする。
本発明の更に別の目的とするところは、ダイとそのパッ
ケージとの間に改良した電気的及び熱的接触を持ったボ
ンドを与える為に半導体グイの背面の平坦性を改善する
為の手段を提供することを目的とする。
盪−双 本発明に拠れば、シリコンダイをパッケージヘボンディ
ングさせる方法が提供される。本方法においては、シリ
コンウェハダイの背面上に金属接着層を付与するステッ
プを有している。前記接着層上に耐火性金属のバリヤー
層を形成する。次いで、バリヤー層上にボンディング金
属の層を形成する。次いで、ウェハを複数個の個々のダ
イ八分割させる。次いで、パッケージとボンディング金
属層との界面に設けたバインダー組成物を活性化させる
ことによって各ダイをそのパッケージヘボンディングさ
せる。
本発明の1実施例においては、接着層はチタンを有して
おり、バリヤー層はタングステンを有しており、ボンデ
ィング層は金を有している。バインダー組成物は金−錫
合金を有している。金層を金−錫合金と接触させ且つ約
325℃へ加熱し、共晶反応を介して金と金−錫のボン
ディングを形成させる。チタン接着層は、バリヤー層の
シリコンダイの背面への接着性を向上させる。タングス
テンバリヤー層は、半田プロセス中に、ダイからのシリ
コンが金ボンディング層内へ浸透することを防止する。
本発明の別の実施例においては、金からなる応力除去層
が接着層とシリコンウェハ背面との間に設けられている
。この別の実施例においては、金層をダイの背面へ付与
し且つシリコンと合金化させる。この応力除去層はウェ
ハの応力を除去し、その結果平坦化させる6次いで、チ
タン接着層を、全応力除去層上に、バリヤー層及びボン
ディング層と共に、形成し、且つ上述した本発明に基づ
いての、ボンディングプロセス(方法)を完了する。
叉豊勇 第1図を参照すると、大略10で示したダイは、シリコ
ン基板12を有しており、その背面上に金属接着層14
が形成されている。金属接着[14は、好適には、シリ
コン及びタングステンに対して良好な接着性を示すチタ
ンを有している。バリヤー層16を接着層14上に形成
する。バリヤー層16は耐火性金属、好適にはタングス
テンを有している。ボンディング層18をバリヤー層1
6上に形成する。ボンディング層18は、貴金属、好適
には金を有している。接着層14、バリヤー層16、及
びボンディング層18は、好適には、以下の如くに形成
される。
シリコンウェハの背面乃至は裏の表面をラッピング、研
磨、乃至はエツチングして、実質的に平坦で、滑らかで
、酸化物のない表面を得る。次いで、この表面をスパッ
タエツチングして、いずれかの金層を付与する前に清浄
性を確保する。
次いで、スパッタリング等の公知の技術を使用して、ウ
ェハの背面上へ所定の厚さにチタン接着層14を形成す
る。好適実施例においては、チタンをウェハの背面上へ
スパッタ付着させて、約500人の厚さを持った接着層
14を形成する。500人の厚さが好適であるが、30
0乃至1500人の範囲内のその他の厚さとすることも
可能であり本発明の技術的範囲内に属するものである。
次いで、タングステンバリヤー層16を、スパッタリン
グ等の公知の技術を使用して、所定の厚さに接着層14
上に形成する。好適実施例においては、タングステンを
接着層14上に約500人の厚さにスパッタ付着させて
バリヤー層16を形成する0次いで、貴金属からなるボ
ンディング層18を、スパッタリング等の公知の技術を
使用して所定の厚さにバリヤー層16上に形成する。好
適実施例においては、約3000人の厚さにバリヤー層
16上に金をスパッタ付着させてボンディングM18を
形成する。3000人の厚さが好適であるが、10oO
乃至8000人の範囲内のその他の厚さとすることも可
能であり、且つ本発明の技術的範囲内である。スパッタ
エツチング、チタン付与、タングステン付与、全付与は
、連続的な操作として連続的に行うことが望ましい。
上述したステップの完了後、ウェハをダイシングして、
第1図に示した如き個別的なダイを形成する。第2図に
示した如く、パッケージ20へのダイ10のボンディン
グは、好適には、半田プレフォーム(solder p
rafor膳) 22を使用して行われる。半田プレフ
ォーム2oは、好適には、金−錫。
金−シリコン、又は金−アンチモン等の貴金属共晶から
形成する。ボンディング手順は、最初に、パッケージ2
0を所定の温度、例えば金−錫半田プレフォームを使用
する場合には、約305℃の温度へ加熱する6次いで、
半田プレフォーム22を、例えば、第3図に示した如き
凹所24内のボンディング個所に配置させる。プレフォ
ーム22が溶融すると、ダイ10をその上に配置させ且
つ過剰なプレフォーム22がダイ10の下側から絞りだ
される0次いで、その結果得られる組立体を冷却し、且
つダイ10のパッケージ20へのボンディングを完了す
る。
第3図を参照すると、大I[l8100で示してあり本
発明に基づいて構成されたダイの別の好適実施例を図示
しである。ダイ100はシリコン基板1o2を有してお
り、その背面上に応力除去層104が形成されている。
好適には、応力除去層104は、基板102上に100
00人の厚さにスパッタ付着された金を有している。1
0000人の厚さが好適であるが、3000乃至150
00人の範囲内のその他の厚さとすることも可能であり
本発明の技術的範囲内のものである。次いで、415℃
で窒素雰囲気中において、基板102の背面において金
をシリコンと合金化させる。金の表面を化学的にクリー
ニングし、次いで外拡散に起因する二酸化シリコン(S
iO2)を除去する為にスパッタエッチする。
次いで、応力除去層104上にチタン接着M!1106
を形成する。次いで、タングステンバリヤー層をチタン
接着層上に形成する。次いで、タングステンバリヤー層
108上に金ボンディングM110を形成する。チタン
接着層106、タングステンバリヤー層108及び金ボ
ンディングN110は、第1図に関して上述したプロセ
スに従って形成する。
上述したステップを完了した後に、ウェハをダイシング
して且つ個々のダイを基板へ取付ける。
第3図に示した如く、基板112の好適実施例は。
セラミックへラダ114を有しており、ヘッダ114の
取り付は表面上には金の層116が形成されている。ヘ
ッダ114は、セラミック、Kovar(商標名)、又
はA11oy42から構成することが可能である。金層
116は、印刷、鍍金、又は蒸着によって1000人の
厚さに形成させる。1000人の厚さが好適であるが、
1000乃至50000人の範囲内のその他の厚さとす
ることも可能である。次いで、該ダイをプレフォーム1
18を使用して基板へ取付ける。プレフォーム118は
、好適には、0.5乃至1.0ミルの範囲の例示的な厚
さを持った80:20の金:錫半田プレフォームである
。ボンディング手順は、不活性雰囲気中において基板を
加熱し、溶融させ、次いでボンディング媒体即ちプレフ
ォームを再度固化させて行う。
バリヤー層を設ける目的は、ダイへ金の層を付与する時
及びダイをパッケージヘボンディングさせる時の両方の
時において、シリコンが金層ヘマイグレーション即ち移
動することを防止する為である。更に、バリヤー層が存
在することにより、核層に対してより少ない金を使用す
ることが必要とされるに過ぎない、従来技術においては
、シリコンが金白にマイグレーション即ち移動していた
ので、シリコンによる希釈に打ち勝つ為により多くの量
の金が必要とされていた。−方、本発明のダイにおいて
は、バリヤー層を介してシリコンがマイグレーション即
ち移動することは不可能であるから、金層はこの様な希
釈効果を受けることはない。その結果、希釈を補償する
為の量だけ不要となる。更に、バリヤー層が存在するこ
とによって、シリコンがボンディング組成物内の個所ヘ
マイグレーション即ち移動することがないので、より低
温で実施することによって一層良好な共晶ボンディング
を形成することを可能としている。従って、金−錫合金
半田を使用するボンディングは約305℃の温度で実施
することが可能であり、−方従来の標準的な温度は約3
30℃であった。
金属バリヤー層物質を供給する場合のドーピング特性を
考慮することが重要である。従って、例えば、P型半導
体はP型金属を使用し、N型半導体はN型金属を使用す
る。好適には、バリヤー層をダイの背面上にスパッタ付
着させることであり、このプロセスは従来公知であり、
金属蒸気を使用し、該金属蒸気は後にダイ上に凝縮する
。その様にして付与した層は約500人乃至約1000
0人(1ミクロン)の厚さの範囲内とすることが可能で
ある。バリヤー層も、従来公知の如く、エバポレータ乃
至は蒸着器によって付与させることが可能である。成る
場合には、バリヤー層は熱及び電流を導通させることが
可能なものでなければならない。
前述した如く、バリヤー層物質は好適にはタングステン
の如き耐火性金属である。タングステンはシリコンのマ
イグレーション即ち移動に対して良好なバリヤーとして
機能することが判明しているが、そのシリコンに対する
接着性は中程度のものであるに過ぎない。従って、チタ
ン接着層をタングステンバリヤーとシリコン基板との間
に介在させて、バリヤー層と基板との間の接着性を向上
させている。チタンは、シリコンとタングステンの両方
に対して良好な接着性を持っていることが分かった。そ
の結果、ダイとその基板との間に結果的に得られるボン
ディングの信頼性は著しく向上される。
第3図に示した別の実施例においてはシリコンウェハ1
06の背面と接着層106との間に設けられる応力除去
M104は、ウェハの応力を除去すべく機能し且つその
平坦性を向上させる。、前述した如く、ウェハは、爾後
の処理を行う前に、ウェハの背面から酸化物及びその他
の物質を除去する為に行われる研磨操作の為に応力が付
与される。
これらの応力はウェハに不所望の湾曲乃至は反りを発生
させる。ウェハ102の背面において応力除去層106
内の金をシリコンへ合金化させることにより、この湾曲
が実質的に取り除かれ、その際にウェハを平担な形状に
復帰させる。このことは、実質的に同一面の当接界面を
与えることによって、その結果得られるダイの夫々のパ
ッケージへの電気的及び熱的コンタクトを向上させる。
好適なバインダー組成物は金−錫合金半田である、それ
は、勿論、熱によって活性化される。前述した如く、半
田プロセスは従来の標準処理において使用される温度以
下の温度で実施することが可能である。
勲−求 前述した如く、本発明においては種々の効果を得ること
が可能である。特に、従来技術のボンディングプロセス
において必要とされていた温度よりも低温を使用するこ
とが可能である。又、シリコンのマイグレーション即ち
移動を阻止することが可能であるので、前述した如く、
金層16内における金の量を減少させることが可能とな
り、金の消費量を削減することが可能である。更に、シ
リコンのマイグレーション即ち移動を阻止したので、ボ
ンディングの信頼性が向上されている。更に、当接する
表面を平坦化を改善しているので。
ダイとそのパッケージとの間の電気的及び熱的なコンタ
クトが向上されている。又、操作上の観点からすると、
本プロセス乃至方法は比較的簡単に実施することが可能
であり、従ってオペレータに特別の熟練を要求すること
がない。
以上1本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第1図は本発明に基づく接着層とバリヤー層とボンディ
ング層とを持ったダイの概略斜視図1.第2図は本発明
に基づいて構成されたダイをボンディングすることの可
能なパッケージの概略平面図、第3図は本発明に基づい
て構成されたダイと該ダイをボンディングすべきヘッダ
とその間に設けられるバインダー組成物とを分解的に示
した概略説明図、である。 (符号の説明) 10:ダイ 12:シリコン基板 14:金属接着層 16:バリヤー層 18:ボンディング層 20:パッケージ 22ニブレフオーム 特許出願人    フェアチャイルド セミコンダクタ
 コーポレーショ ン 代理人  小 橋 −男仄−・。 Ij”l             IJ’     
#A     ’iE     ”A  、′二(l゛
、−−二゛、・、オ−

Claims (1)

  1. 【特許請求の範囲】 1、シリコンダイをパッケージへボンディングさせる方
    法において、 (a)シリコンウェハの背面上に接着層を形成し、 (b)前記接着層上にバリヤ層を形成し、 (c)前記バリヤ層上にボンディング物質の層を形成し
    、 (d)前記ウェハを複数個のダイへ分割し、(e)前記
    ボンディング層とパッケージの界面に設けたバインダー
    組成物を活性化させることによって前記ダイの少なくと
    も1個をパッケージへボンディングさせる、 上記各ステップを有することを特徴とする方法。 2、特許請求の範囲第1項において、前記ステップ(a
    )は前記シリコンウェハの背面上にチタンを所定の厚さ
    にスパッタ形成させることを特徴とする方法。 3、特許請求の範囲第2項において、前記所定の厚さは
    300乃至1,500Åの範囲内であることを特徴とす
    る方法。 4、特許請求の範囲第1項において、前記ステップ(b
    )は前記接着層上にタングステンを所定の厚さにスパッ
    タ形成することを特徴とする方法。 5、特許請求の範囲第4項において、前記所定の厚さは
    300乃至1,500Åの範囲内であることを特徴とす
    る方法。 6、特許請求の範囲第1項において、前記ステップ(c
    )は前記バリヤ層上に金を所定の厚さにスパッタ形成す
    ることを特徴とする方法。 7、特許請求の範囲第6項において、前記所定の厚さは
    1,000乃至8,000Åの範囲内であることを特徴
    とする方法。 8、特許請求の範囲第1項において、前記バインダー組
    成物は貴金属共晶を有していることを特徴とする方法。 9、特許請求の範囲第8項において、前記バインダー組
    成物は、基本的に金−錫、金−シリコン、及び金−アン
    チモンから構成されるグループから選択されることを特
    徴とする方法。 10、特許請求の範囲第9項において、前記バインダー
    組成物は金−錫合金半田プレフォームを有していること
    を特徴とする方法。 11、特許請求の範囲第10項において、前記バインダ
    ー組成物は約305℃の温度で活性化されることを特徴
    とする方法。 12、特許請求の範囲第1項において、前記ボンディン
    グ層は貴金属を有していることを特徴とする方法。 13、特許請求の範囲第12項において、前記金属のボ
    ンディング層は、基本的に金及び銀から構成されるグル
    ープから選択されることを特徴とする方法。 14、特許請求の範囲第1項において、前記シリコンウ
    ェハの背面上に応力除去層を形成し且つ前記応力除去層
    の物質を前記ウェハの背面において前記シリコンと合金
    化させ、且つ前記ステップ(a)は前記応力除去層の上
    に前記接着層を形成するものであることを特徴とする方
    法。 15、特許請求の範囲第14項において、前記応力除去
    層物質は、基本的に金、アルニウム、ニッケルから構成
    されるグループから選択されることを特徴とする方法。 16、特許請求の範囲第15項において、前記応力除去
    層は金を有していることを特徴とする方法。 17、半導体装置において、シリコンダイをパッケージ
    へボンディングする為に前記ダイの背面上にボンディン
    グ金属層が設けられており、前記シリコンダイの前記背
    面に隣接して接着層が設けられており、前記接着層と前
    記ボンディング層との間にバリヤ層が介在されているこ
    とを特徴とする半導体装置。 18、特許請求の範囲第17項において、前記バリヤ層
    はタングステンを有していることを特徴とする半導体装
    置。 19、特許請求の範囲第18項において、前記接着層は
    チタンを有していることを特徴とする半導体装置。 20、特許請求の範囲第17項において、前記ボンディ
    ング金属層は貴金属を有していることを特徴とする半導
    体装置。 21、特許請求の範囲第20項において、前記ボンディ
    ング金属層は、基本的に金及び銀からなるグループから
    選択される貴金属を有していることを特徴とする半導体
    装置。 22、特許請求の範囲第17項において、前記接着層及
    び前記シリコンダイの背面の間に応力除去層が介在され
    ていることを特徴とする半導体装置。 23、特許請求の範囲第22項において、前記応力除去
    層は、基本的に金、アルミニウム、ニッケルからなるグ
    ループから選択される金属を有していることを特徴とす
    る半導体装置。 24、特許請求の範囲第23項において、前記応力除去
    層は金を有していることを特徴とする半導体装置。
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