JPS6323346A - 半導体記置装置 - Google Patents
半導体記置装置Info
- Publication number
- JPS6323346A JPS6323346A JP62095104A JP9510487A JPS6323346A JP S6323346 A JPS6323346 A JP S6323346A JP 62095104 A JP62095104 A JP 62095104A JP 9510487 A JP9510487 A JP 9510487A JP S6323346 A JPS6323346 A JP S6323346A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductivity type
- memory cell
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、詳しくは極めて高い集
ｖ１．密度の実現の可能な半導体記憶装置に関する。
ｖ１．密度の実現の可能な半導体記憶装置に関する。
従来の１トランジスタ型ダイナミツクメモリのメモリセ
ルは、第２図（ａ）に断面図を、第２図（ｂ）、（Ｃ）
に等価回路図を示すように、１個のアドレストランジス
タとＭＯＳ形の蓄積容量より構成されている。例えば第
２図において１は１．（板。
ルは、第２図（ａ）に断面図を、第２図（ｂ）、（Ｃ）
に等価回路図を示すように、１個のアドレストランジス
タとＭＯＳ形の蓄積容量より構成されている。例えば第
２図において１は１．（板。
２はフィールド絶縁膜（ＳｉＣ）ｚ等）、３１は蓄積容
量となるＭＯ３容量のグー１−絶縁膜（ＳｉＯ２等）、
６はゲート電極、４はアドレス１〜ランジスタのグー１
−＃！！縁膜（ＳｉＯ２等）、７はグー１−電極、５は
ゲート電極６，７を電気的に細粒するための絶縁膜（Ｓ
ｉｎ２等）、９はｎ＋層より成るビット線５ ｌＯはＰ
ＳＧ膜などの層間絶、縁膜、１１はΔαより成るリート
線である。
量となるＭＯ３容量のグー１−絶縁膜（ＳｉＯ２等）、
６はゲート電極、４はアドレス１〜ランジスタのグー１
−＃！！縁膜（ＳｉＯ２等）、７はグー１−電極、５は
ゲート電極６，７を電気的に細粒するための絶縁膜（Ｓ
ｉｎ２等）、９はｎ＋層より成るビット線５ ｌＯはＰ
ＳＧ膜などの層間絶、縁膜、１１はΔαより成るリート
線である。
従来型のメモリセルでは、第２図（ｂ）、Ｃｃ）に示す
ように、１６の蓄積容量Ｃｓは、１４の絶縁膜容ｈｔ
ｃ、。、と、１５１の反転層またば空乏層による１５の
容、ｋｔＣｉｎｖの並列より成っている。
ように、１６の蓄積容量Ｃｓは、１４の絶縁膜容ｈｔ
ｃ、。、と、１５１の反転層またば空乏層による１５の
容、ｋｔＣｉｎｖの並列より成っている。
通常、絶縁膜容：１Ｃｏｘは反転層容量Ｃ１ｏ■にくら
べて非常に大きいため、蓄積容量Ｃｇは主に絶縁膜容量
によって決まる。従って、メモリセルからの読み出し信
号の大きさに直接関係した蓄積容量を大きくするために
は、ゲート絶縁膜３１を薄くするか容量形成部分の面積
を大きくするかのどちらかである。しかし、ゲート絶縁
＠厚を薄くする方法は、ゲート絶縁膜耐圧の点で問題が
ある。
べて非常に大きいため、蓄積容量Ｃｇは主に絶縁膜容量
によって決まる。従って、メモリセルからの読み出し信
号の大きさに直接関係した蓄積容量を大きくするために
は、ゲート絶縁膜３１を薄くするか容量形成部分の面積
を大きくするかのどちらかである。しかし、ゲート絶縁
＠厚を薄くする方法は、ゲート絶縁膜耐圧の点で問題が
ある。
また、容量形成部分の面積を大きくする方法は。
素子の集積度を増す上で問題となる。更に、これらの問
題以外に、従来型のメモリセルでは、蓄積容量がＭＯ３
容量により形成されているため、ゲート電極６に常に一
定の電圧を印加する必要があった。そのため、ゲート電
極６に印加された電圧の変動がそのまま読み出し信号の
変動、しいては雑音となってメモリの動作マージンを狭
くしていた。
題以外に、従来型のメモリセルでは、蓄積容量がＭＯ３
容量により形成されているため、ゲート電極６に常に一
定の電圧を印加する必要があった。そのため、ゲート電
極６に印加された電圧の変動がそのまま読み出し信号の
変動、しいては雑音となってメモリの動作マージンを狭
くしていた。
本発明の目的はこれらの欠点を取り除くことによって、
動作マージンが大きくかつ高集積化の可能な半導体記憶
装置を提供することである。
動作マージンが大きくかつ高集積化の可能な半導体記憶
装置を提供することである。
上記目的を達成するため１本発明は容量の絶縁膜に、Ｓ
］、 ３ Ｎ ４ｒ Ａ Ｑ ２Ｏ３およびＴａ２Ｏ
５から選ばれた膜を用い、かつ２この膜を、半導体基板
の表面領域内に形成された。高濃度の第２導電形領域−
ヒに、該領域と接して設けるものである。
］、 ３ Ｎ ４ｒ Ａ Ｑ ２Ｏ３およびＴａ２Ｏ
５から選ばれた膜を用い、かつ２この膜を、半導体基板
の表面領域内に形成された。高濃度の第２導電形領域−
ヒに、該領域と接して設けるものである。
上記材料の膜を、高濃度の第２導電形不純物領域」二に
直接形成すると、ＳｉＯ２を用いた場合よりも所要面積
を大幅に縮少できるばかりでなく、α線の障害を受は難
くなる、信号の書き込みや読み出しが極めて安定に行な
われる、など極めて顕芹な効果を奏することが可能にな
り、安定した特性を有する高集積密度の半導体記憶装置
か実現された。
直接形成すると、ＳｉＯ２を用いた場合よりも所要面積
を大幅に縮少できるばかりでなく、α線の障害を受は難
くなる、信号の書き込みや読み出しが極めて安定に行な
われる、など極めて顕芹な効果を奏することが可能にな
り、安定した特性を有する高集積密度の半導体記憶装置
か実現された。
実施例に基づいて本発明を説明する。
第１図は本発明の一例であるメモリセルの平面図（２ビ
ット分）、第３図は第１図のＡ−Ａ’ に沿った断面図
である。第３図に示すように１本発明では、メモリセル
の蓄積容量は従来のようなＭＯＳ形ではなく、Ｐ ｏｌ
ｙｓｉ ６−絶縁膜３− ｎ＋層８より成っている。蓄
積容量形成用の絶縁膜としては従来のＳｉ○２膜以外に
Ｓｉ３Ｎ４゜ＡＱ ２Ｏ３．Ｔａ２Ｏ５のような誘電率
の大きな膜を用いることができる。例えば８１３Ｎ４膜
の誘電率（石 ＝７．４）は、５ｉ０２膜Ｓｉ
３ Ｎ ４ （ε ＝３．８）の約２倍であり、絶縁膜にＳｉＯ
□ Ｓｉ３Ｎ４を採用した場合には、メモリセル面積を従来
の約１／２にまで縮めることができる。メモリセル面積
を縮小できることば集積密度を上げる以外に、α線の影
響を受けにくくするという長所もある。従来のメモリセ
ルで、５１０２１漠のかわりに上記のような絶縁膜を使
用することができなかった理由は、界面特性の不安定性
のためである。即ち、基板表面に直接上記の如き絶縁膜
を形成すると、絶縁膜−Ｓｉ界面に存在する界面順位や
トラップの影響で、メモリセルの信号の読み出し書き込
みが不安定になる。本発明では、絶縁膜が形成される基
板表面をｎ＋化することによって、これらの不安定性を
取り除いている。基板表面をｎ＋化することによって、
ゲート電極６を接地電位にできろという長所もでてくる
。従来のメモリセルでは、ゲート？ｌに一定の電圧を印
加する必要があったため、電圧変動がそのままメモリセ
ルからの読み出し信号の変動となって現われた。しかし
、本発明では、ゲート電極６を接地電位に保つことがで
きるため、これらの影響を取り除くことができる。
ット分）、第３図は第１図のＡ−Ａ’ に沿った断面図
である。第３図に示すように１本発明では、メモリセル
の蓄積容量は従来のようなＭＯＳ形ではなく、Ｐ ｏｌ
ｙｓｉ ６−絶縁膜３− ｎ＋層８より成っている。蓄
積容量形成用の絶縁膜としては従来のＳｉ○２膜以外に
Ｓｉ３Ｎ４゜ＡＱ ２Ｏ３．Ｔａ２Ｏ５のような誘電率
の大きな膜を用いることができる。例えば８１３Ｎ４膜
の誘電率（石 ＝７．４）は、５ｉ０２膜Ｓｉ
３ Ｎ ４ （ε ＝３．８）の約２倍であり、絶縁膜にＳｉＯ
□ Ｓｉ３Ｎ４を採用した場合には、メモリセル面積を従来
の約１／２にまで縮めることができる。メモリセル面積
を縮小できることば集積密度を上げる以外に、α線の影
響を受けにくくするという長所もある。従来のメモリセ
ルで、５１０２１漠のかわりに上記のような絶縁膜を使
用することができなかった理由は、界面特性の不安定性
のためである。即ち、基板表面に直接上記の如き絶縁膜
を形成すると、絶縁膜−Ｓｉ界面に存在する界面順位や
トラップの影響で、メモリセルの信号の読み出し書き込
みが不安定になる。本発明では、絶縁膜が形成される基
板表面をｎ＋化することによって、これらの不安定性を
取り除いている。基板表面をｎ＋化することによって、
ゲート電極６を接地電位にできろという長所もでてくる
。従来のメモリセルでは、ゲート？ｌに一定の電圧を印
加する必要があったため、電圧変動がそのままメモリセ
ルからの読み出し信号の変動となって現われた。しかし
、本発明では、ゲート電極６を接地電位に保つことがで
きるため、これらの影響を取り除くことができる。
以下に素子作製条件の一例を示す。■は１０〜２ＯΩ・
ｃｍ、＜１００＞のＰ形Ｓｉ基板、２はＩμｒｎのフィ
ールド酸化膜、３は５０ｎｍのＳ Ｌ ３ Ｎ ４．４
はＩｏｏｎｍのＳｉＯ２，６，７はりんを］ Ｘ Ｉ
０２Ｏｃｍ−３添加した４００ｎｍの多結晶シリコン膜
、５は２Ｏ０ｎｍの５ｉｎ２．８はシー１− ｔｌ、’
；抗５０Ω／口、接合深さ０．３ μｍのＡ９イオン打
込層、９は２ＯΩ／口、０．４μｍのΔＳイオン打込た
１、１０は８００ｎｍのＰＳＧＩ葵、１１はμｒｎのＡ
Ｑである。
ｃｍ、＜１００＞のＰ形Ｓｉ基板、２はＩμｒｎのフィ
ールド酸化膜、３は５０ｎｍのＳ Ｌ ３ Ｎ ４．４
はＩｏｏｎｍのＳｉＯ２，６，７はりんを］ Ｘ Ｉ
０２Ｏｃｍ−３添加した４００ｎｍの多結晶シリコン膜
、５は２Ｏ０ｎｍの５ｉｎ２．８はシー１− ｔｌ、’
；抗５０Ω／口、接合深さ０．３ μｍのＡ９イオン打
込層、９は２ＯΩ／口、０．４μｍのΔＳイオン打込た
１、１０は８００ｎｍのＰＳＧＩ葵、１１はμｒｎのＡ
Ｑである。
第１図、第３図は１交点／ ｂ ｉ ｔのレイアウトの
場合のメモリセルであるが、第４図、第５図に２交点／
ｂ ｉ ｔ （ｆｏｌｄｅｄ ｂｉ仁Ｌｉｎｅ ）
の場合のメモリセルを示す３第４図は平面図、第５図は
第４図のＢ−Ｂ’ に沿った断面図である。第１図、第
３図の場所と同様に蓄積容量は多結晶シリコン膜６−３
ｉ３Ｎ４膜３−ｎ十層８より成っている。しかし、第２
図、第３図の場合と違って、ワード線は多結晶シリコン
膜７０．７＋、、ビット線はｎ＋ＷＩ９より引き出され
たＡｆｆ１２より成っている。
場合のメモリセルであるが、第４図、第５図に２交点／
ｂ ｉ ｔ （ｆｏｌｄｅｄ ｂｉ仁Ｌｉｎｅ ）
の場合のメモリセルを示す３第４図は平面図、第５図は
第４図のＢ−Ｂ’ に沿った断面図である。第１図、第
３図の場所と同様に蓄積容量は多結晶シリコン膜６−３
ｉ３Ｎ４膜３−ｎ十層８より成っている。しかし、第２
図、第３図の場合と違って、ワード線は多結晶シリコン
膜７０．７＋、、ビット線はｎ＋ＷＩ９より引き出され
たＡｆｆ１２より成っている。
第６図〜第９図に、多結晶シリコン膜６−絶縁Ｉ膜３−
ｎ＋層８より成る容量と、ｎ＋層８−Ｐ＋層８０より
成る容量を並列接続して、蓄積容量を大きくする場合の
実施例を示す。
ｎ＋層８より成る容量と、ｎ＋層８−Ｐ＋層８０より
成る容量を並列接続して、蓄積容量を大きくする場合の
実施例を示す。
第６図、第７図は１交点／ ｂ ｉ ｔ 、第８図、第
９図は２交点／ｂｉｔの場合のメモリセルである。
９図は２交点／ｂｉｔの場合のメモリセルである。
また第６図、第８図は、Ｐ＋が蓄積容量形成部分の活版
内部に形成される場合、第７図、第９図はメモリセル部
分全体の基板内部に形成される場合の例である。第７図
、第９図において、アドレス１−ランジスタのゲート電
極下に形成されたｐ”Ｈはパンチスルー・ストッパーに
もなるため、所謂短チヤネル効果に起因したしきい電圧
の低下、ソース・ドレイン間耐圧の低下を防止すること
もできる。ｎ＋層−Ｐ＋層を設けることにより、蓄積容
量を数１０％〜１００％大きくできるとともに、α線に
よる影ψＰも少なくすることができる。
内部に形成される場合、第７図、第９図はメモリセル部
分全体の基板内部に形成される場合の例である。第７図
、第９図において、アドレス１−ランジスタのゲート電
極下に形成されたｐ”Ｈはパンチスルー・ストッパーに
もなるため、所謂短チヤネル効果に起因したしきい電圧
の低下、ソース・ドレイン間耐圧の低下を防止すること
もできる。ｎ＋層−Ｐ＋層を設けることにより、蓄積容
量を数１０％〜１００％大きくできるとともに、α線に
よる影ψＰも少なくすることができる。
第１０図に、第３図に示すメモリセルの製造法の一例を
示す。まず、基板（１）表面に形成した酸化膜に窓を設
け、その窓を通してＢおよびＡｓイオン打込みによりｎ
＋ｔｅａｐ中層８０を設ける（第１０図（ａ））。その
後、蓄積容量を形成するための５０ｎｍの５ｉ３Ｎ４３
、りん添加した４ ００ ｎ ＋ｎの多結晶シリコン膜
６を堆積し、ホトエッチにより蓄積容量を形成する（第
１０図（ｂ）、（ｃ））、更に、１１００ｎのゲート酸
化膜４および層間絶縁膜となる２Ｏ０ｎｍのＳｊＯ２膜
５を形成した後、りん添加した４００ｎｍの多結晶シリ
コン膜より成る１−ランスファーゲート７を形成する（
第１０図（ｄ））。最後に、８００ｎｍのＰＳＧ １０
およびワード線となる１μｍのＡＱ？Ｍｔ１１１を形成
する。以上に示した例は、ｎチャネル素子に対する場合
であるがＰチャネル素子の場合にも同様に本発明を適用
できる。
示す。まず、基板（１）表面に形成した酸化膜に窓を設
け、その窓を通してＢおよびＡｓイオン打込みによりｎ
＋ｔｅａｐ中層８０を設ける（第１０図（ａ））。その
後、蓄積容量を形成するための５０ｎｍの５ｉ３Ｎ４３
、りん添加した４ ００ ｎ ＋ｎの多結晶シリコン膜
６を堆積し、ホトエッチにより蓄積容量を形成する（第
１０図（ｂ）、（ｃ））、更に、１１００ｎのゲート酸
化膜４および層間絶縁膜となる２Ｏ０ｎｍのＳｊＯ２膜
５を形成した後、りん添加した４００ｎｍの多結晶シリ
コン膜より成る１−ランスファーゲート７を形成する（
第１０図（ｄ））。最後に、８００ｎｍのＰＳＧ １０
およびワード線となる１μｍのＡＱ？Ｍｔ１１１を形成
する。以上に示した例は、ｎチャネル素子に対する場合
であるがＰチャネル素子の場合にも同様に本発明を適用
できる。
以上に示したように本発明によれば、動作マージンが大
きく、また、α線によるソフトエラーにも強い高集積化
の可能なメモリセルを実現することができる。
きく、また、α線によるソフトエラーにも強い高集積化
の可能なメモリセルを実現することができる。
第１図は本発明の一実施例を示す平面図、第２図は従来
の１トランジスタ型ダイナミツクメモリセルの構成を示
す断面図（（ａ））および′Ｍ−価回路図（（ｂ）、
（ｃ） ） 、第４図は本発明のダイナミックメモリセ
ルの実施例の構成を示す平面図。 第３図、第５図、第６図、第７図、第８図、第９図は本
発明のダイナミックメモリセルの実施例の構成を示す断
面図、第１０図は第３図のメモリセルの製法を工程順に
示す断面図である。 １・・・基板（Ｓｉ等）、２・・フィールド絶椋ｊ漠（
Ｓ１０２等）、３・・・Ｓ ｉ、 ３ Ｎ ４の如き絶
８膜、４・・グー１〜絶縁膜（Ｓｉ０２等）、５・・・
層間絶縁膜となる５１０２膜等、６・・蓄積容量形成用
ゲート電極、７ 、７０・・・トランスファーゲー１−
１８．９−ｎ”層、１．０・−ＰＳＧＩ１２．１１＝Ａ
Ｑワ−ｔｅａ、１２・・・ＡＲビット線、Ｉ３・・・ア
ドレストランジスタ （トランスファーゲート）、１４
・・絶縁膜容量、１５・・・反転層または空乏層容量、
１６・・・蓄積容量、３１ ・蓄積容量形成用ゲート絶
縁膜、７１−ｐｏｌｙｓｉワード線、８０，８］−ｐ”
層。
の１トランジスタ型ダイナミツクメモリセルの構成を示
す断面図（（ａ））および′Ｍ−価回路図（（ｂ）、
（ｃ） ） 、第４図は本発明のダイナミックメモリセ
ルの実施例の構成を示す平面図。 第３図、第５図、第６図、第７図、第８図、第９図は本
発明のダイナミックメモリセルの実施例の構成を示す断
面図、第１０図は第３図のメモリセルの製法を工程順に
示す断面図である。 １・・・基板（Ｓｉ等）、２・・フィールド絶椋ｊ漠（
Ｓ１０２等）、３・・・Ｓ ｉ、 ３ Ｎ ４の如き絶
８膜、４・・グー１〜絶縁膜（Ｓｉ０２等）、５・・・
層間絶縁膜となる５１０２膜等、６・・蓄積容量形成用
ゲート電極、７ 、７０・・・トランスファーゲー１−
１８．９−ｎ”層、１．０・−ＰＳＧＩ１２．１１＝Ａ
Ｑワ−ｔｅａ、１２・・・ＡＲビット線、Ｉ３・・・ア
ドレストランジスタ （トランスファーゲート）、１４
・・絶縁膜容量、１５・・・反転層または空乏層容量、
１６・・・蓄積容量、３１ ・蓄積容量形成用ゲート絶
縁膜、７１−ｐｏｌｙｓｉワード線、８０，８］−ｐ”
層。
Claims (1)
- １、第１導電形の半導体基体の表面領域に設けられた絶
縁ゲート電界効果トランジスタと、該絶縁ゲート電界効
果トランジスタに接続された蓄積容量とを有する半導体
記憶装置において、前記蓄積容量は、前記基体表面領域
に設けられた高濃度の第２導電形領域と、該高濃度の第
２導電形領域上に積層して形成された容量絶縁膜と電極
をそなえ、上記容量絶縁膜は上記高濃度の第２導電形領
域の表面上に該表面と接して形成されたＳｉ＿３Ｎ＿４
、Ａｌ＿２Ｏ＿３およびＴａ＿２Ｏ＿５から選ばれた材
料の膜を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095104A JPS6323346A (ja) | 1987-04-20 | 1987-04-20 | 半導体記置装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095104A JPS6323346A (ja) | 1987-04-20 | 1987-04-20 | 半導体記置装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226862A Division JPS59107566A (ja) | 1983-12-02 | 1983-12-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6323346A true JPS6323346A (ja) | 1988-01-30 |
Family
ID=14128563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095104A Pending JPS6323346A (ja) | 1987-04-20 | 1987-04-20 | 半導体記置装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323346A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107786A (en) * | 1976-03-08 | 1977-09-09 | Nec Corp | Integrating circuit |
| JPS538088A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Production of semiconductor device |
| JPS53112687A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Semiconductor device |
-
1987
- 1987-04-20 JP JP62095104A patent/JPS6323346A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52107786A (en) * | 1976-03-08 | 1977-09-09 | Nec Corp | Integrating circuit |
| JPS538088A (en) * | 1976-07-12 | 1978-01-25 | Hitachi Ltd | Production of semiconductor device |
| JPS53112687A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Semiconductor device |
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