JPS6323351A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特にＭＯＳキャ
バンクの形成手段を改良した半導体装置の製造方法（−
係る。

近年、半導体集積回路の高集積化の要請から素子の寸法
を縮少させろことが試みられている例えば、第１図：二
示すよやに半導体基板１の主面に絶縁膜２を介してキャ
パシタ電極３を設けることにより記憶を蓄えるためのλ
ｆＯｓキャバンタを形成したＭＯＳダイナミックＲＡＭ
において、キャパシタ電極３の面積を小さくして集積度
を高めることが考えられるが、このようにキャパシタ電
極３の面積を小さくすると、キャパシタに蓄えられる電
荷の数が少なくなり、ノイズ等に対するマージンが少な
くなる欠点がある。これを改善するた、めに、（１）絶
縁膜の厚さを薄くしてＭｏＳキャパシタを大きくする方
法、（２）絶縁膜として従来用いられている５ｉ０４膜
の代りに誘電率の大きい５ｉ３Ｎ４　膜等を用いてＭ　
ＯＳキャパシタを大きくする方法、がある、しかしなが
ら、これらの方法は絶縁膜の耐圧や膜質（ピンホール等
）の点で問題があり、キャパシタ電極の面積を小さくす
るのには限界があった。

また、ＭＯＳキャパシタの大きくする別の方法として、
以下に述べるような凹形ＭＯＳキャパシタ法（或いはＶ
ＭＯＳキャパシタ法）がある。即ち、この方法は第２図
に示すように半導体基板１にｖ型の凹部４を設け、この
凹部４に絶縁膜２′を介してキャパシタ電極３′を設け
てＭＯＳキャパシタを形成するものであり、凹部４の深
さや形状によってλ■ＯＳキャパシタの実効面積を任意
に選ぶことができると共に、絶縁膜の耐圧、膜質等も良
好にできる。しかしながら、かかる凹形ＭＯＳキャパシ
タの形成方法では、凹部４とキャパシタ電極３′とのセ
ルファラインが難しく、マスク合せずれを考慮して凹部
４の両側に余裕人をとる必要があり、’ＭＯ’ＳＭＯＳ
キャパシタの妨げとなり、ひいてはＭＯＳダイナミック
ＲＡＭの高集積化にとって大きな問題となっていた。

これに対し、本発明者は上記問題点を克服すべく鋭意研
究を重ねた結果、半導体基板に溝部を設け、該溝部を含
む基板全面に絶縁膜を形成し、更に該溝部の開口部まで
埋めろように電極材料を堆積した後、電極材料を溝部以
外の絶縁膜が露出するまでエツチングすることによって
マスク合せ余裕度をとることなく、任意の深さのＭＯＳ
キャパシタ電極を溝部に対してセルファラインで形成で
き、Ｍ　ＯＳキャパシタの増大化と面積の縮小化を達成
した集積度、信頼性の高い半導体装置を製造し得る方法
を見い出したまた、電極材料の堆積後、溝部の一部を含
む電極材料の領域もしくは溝部以外のゲート電極となる
べき電極材料の領域の少なくともいずれかをマスク材で
覆い、該電極材料を、マスク材及び溝部以外の絶縁膜が
露出するまでエツチングすることによって、筒略化され
た工程（二よりＭＯＳキャパシタ電極を溝部に対してセ
ルファラインで形成できると共に、溝部以外に前記キャ
パシタ電極と一体的に接続された配線やゲート電極を形
成でき、ｈｔ　ｏ　ｓキャパシタに対して接続信頼性の
高い配線等を有する高集積化、高信頼性の半導体装置を
製造し得る方法を見い出した。

以下、本発明の詳細な説明する。

まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレジストパタ゛−ン、絶縁膜パ゛ターンを
形成した後、該マスク材から露出する基板部分を所望深
さ選択エツチングして溝部を設ける。この場合、エツチ
ング手段としては反応性イオンエツチング又はリアクテ
ィブイオンエツチングを用いれば側面が略垂直な溝部を
設けることができる。但し、その他のエツチング手段で
逆テーパ状の側面を有する溝部を設けてもよい。溝部の
数は素子領域内に１つ或いは２つ以上設けてもよく、特
に溝部の深さを変えることにより、容量の異なるＭＯＳ
キャパシタを形成できる。

つづいて、マスク材の除去後、溝部を含む半導体基板全
面に絶縁膜を形成する。この゛場合、溝部内金体を絶縁
膜で埋め込まず、溝部の側面及び底面に薄い絶縁膜を形
成することが必要である。かかる絶縁膜の形成手段とし
ては、例えば熱酸化法により熱酸化膜を形成する方法、
ＣＶＤ法によりＳ　ｉ　Ｏ２膜や５１３Ｎ４膜などを形
成する方法等が採用し号る。

次いで、電極材料を前記溝部の開口部、幅の半分以上の
厚さとなるように堆積して少なくとも溝部の開口部まで
電極材料で埋める。この場合電極材料を溝部の開口部幅
の半分より小さい厚さで堆積すると、溝部内に埋め込ま
れた電極材料に開口部と連通ずる凹状穴が形成され、エ
ツチングに際し、凹状穴を介して溝部内の電極材料がエ
ツチングされるという不都合を生じる。

なお、電極材料としては、多結晶シリコン、燐や與素等
の不純物がドープされた多結晶シリコン、或いはモリブ
デン、タングステン、チタン白金などの高融点金属、又
はモリブデンシリサイド、タングステンシリサイド、白
金シリサイド等の高融点金属硅化物を挙げることができ
るその後、電極材料をマスク材を用いずに溝部以外の絶
縁膜が露出するまでエツチング除去して溝部内に電極材
料を残置させ、これをＭＯＳキャパシタ電極として利用
しＭＯＳキャノ（ヅタを備えた半導体装置を製造する。

この工程（二おけるエツチング手段としては、湿式エツ
チング液を用いた全面エツチング法が採用し得る。

次に、本瀬第２の発明を説明する。

前述した本願第１あ発明と同様な工程を経て半導体基板
の溝部内に電極材料をその開口部まで埋まるよう（＝堆
積する。次いで、溝部上の一部を含む電極材料の領域、
つまり配線形成予定領域、もしくは溝部以外のゲート電
極となるべき電極材料の領域の少なくともいずれかをマ
スク材、例えばレジストパターン等で覆う。その後、マ
スク材及び溝部以外の絶縁膜が露出するまで全面エツチ
ングして溝部内及びマスク材下に電極材料を残置させ、
溝部内にＭＯＳキャパシタ電極を、溝部以外の基板上に
該キャパシタ電極と一体的に接続した配線やゲート電極
を形成して半導体装置を造る。

次に、本発明をＭＯＳダイナミックＲＡＭの製造（＝適
用した例について図面を参照して説明する。

実施例１ （ｉｌ　　まず、第３図＋ａ＋に示すようにＰ型のシリ
コン基板１１に選択酸化法によって素子分離のためのフ
ィールド酸化膜１２を形成した後、スパッタイオンエツ
チングを用いた写真蝕刻法によりシリコン基板１１の素
子領域に幅１μｍ１長さ３μｍ１深さ２．５μｍの溝部
１３を設けた（第３図（ｂ１図示）。

（ｉｉｌ　　次いで、１０００°Ｃのドライ酸素雰囲気
中で熱酸化処理を施す。この時、第３図Ｃに示すように
溝部１３を含むシリコン基板１１全面に厚さ３００５−
の臓酸化膜１４が成長される。つづいて、ＣＶＤ法によ
り厚さ６０００＾の燐ドープ多結晶シリコン膜を堆積す
る。

この時、第３図（ｄｌに示すようにシリコン基板１１上
に燐ドープ多結晶シリコン膜１５が被着されると共に、
幅が１μｍの溝部１３の開口部まで同多結晶シリコンで
埋め込まれる口（叫　次いで、燐ドープ多結晶シリコン
膜１５を溝部１３以外の熱酸化膜１４が露出するまで弗
酸系のエツチング液で全面エツチングして溝部１３内の
燐ドープ多結晶シリコンを残置させ、溝部１３内にキャ
パシタ電極１６を形成した（第３図（ｅ１図示）。その
後、キャパシタ電極１６をマスクとしてシリコン基板１
１上の熱酸化膜１４部分を選択的にエツチング除去して
溝部１３に残置した熱酸化膜によりキャパシタの絶縁膜
Ｉ７を形成した（第３図（ｆ１図示）。

（１■）　　次いで、１０００°Ｃのドライ酸素雰囲気
で熱酸化処理を施した。この時、第３図ｆｇｌに示すよ
うに、露出するシリコン基板１１上：二厚さ７５０人の
熱酸化膜１８が、キャパシタ電極１６（二は燐がドープ
されているので１２００＾程度の厚い酸化膜１９が成長
された。ひきつづき、ゲート電極となる多結晶シリコン
膜を堆積した後、パターニングしてゲート電極２０を形
成し、トランスファーゲートを形成した（第３図（ｈ１
図示）。更にゲート電極２０をマスクとして熱酸化膜を
選択エツチングしゲート絶縁膜２１を形成した後、爬（
をシリコン基板１１に拡散してデジットラインとなるｎ
＋拡散層２２を形成した。その後、全面に低温酸化膜２
３を堆積しコンタクトホール２４を開口した後人！配線
２５を形成してＭＯＳダイナミックＲＡＭを製造した（
第３図＋Ｉ＋図示）。

上述、した実施例１において、溝部１３のみに燐ドープ
多結晶シリコンを残すことができ、溝部１３に対してキ
ャパシタ電極１６をセルファラインで形成できるため、
溝部１３とキャパシタ電極１６とのマスク合せずれ余裕
をとる必要がなくなり、ＭＯＳキャパシタの縮小化、ひ
いてはＭＯＳダイナミックＲＡＭの高集積化を達成でき
た。また、得られたＭＯＳダイナミックＲＡＭのＭＯＳ
キャパシタは溝部１３の幅が１μｍ１深さが２，５μｍ
でその周囲の面積が２３μｍ２となり、かつ絶縁膜１７
の厚さが３００Åであることから、約２７ｆＦと充分な
大きさ容量であることがわかった。

なお、上記実施例１においてはキャパシタ電極１６上面
が基板１１の上面レベルと同じように全面エツチングし
たが、第４図に示すようにｔｃ部ｘｓ内の燐ドープ多結
晶シリコンをオーバーエツチングして、溝部１３がら少
し窪んだキャパシタ電極１６′を形成してもよい。また
、溝部の形状は上記実施例１の如く略垂直に近い側面を
有す溝部１３を利用する場合に限定されず、第５図に示
すように側面が逆テーパ状の溝部１３′を設け、この溝
部１３′内にキャパシタ電極１６′′を形成してもよい
。但し、この場合は溝部１３′内に空洞部２６ができる
。更に、溝部により形成されたキャパシタ電極は前記実
施例１の如くフィールド酸化膜１２で取り囲まれた素子
領域に１つ作る場合（二限定されず、第６図に示すよう
に深さの異なる２つの溝部１３ａ、１３ｂを設け、これ
ら溝部１３ａ。

１３ｂ内にキャパシタ電極１６　ａ　、、　１６．　ｂ
を形成してもよい。このような方法によれば容量の異な
るＭＯＳキャパシタを同一基板内に形成できる。

実施例２ 前記実施例１と同様溝部１３を含むシリコン基板１１に
厚さ３０ｏ１の熱酸化膜１４を成長させた後、厚さ６ｏ
ｏｏ５．、の燐ドープ多結晶シリコン膜を堆積して溝部
１３を埋め込んだ。次いで、溝部１３の一部を含む燐ド
ープ多結晶シリコン膜の領域をレジストで覆った後、多
結晶シリコンをレジスト及び溝部以外の熱酸化膜１４が
露出するまで弗酸系のエツチング液で全面エツチングし
て溝部１３内にキャパシタ電極１６を形成すると共に、
フィールド酸化膜Ｉ２上にまで延在して配置され、かつ
前記キャパシタ電極１６と一体的に接続した配線２７を
形成した（第７図図示）。その後、図示しないが実施例
１と同様、デジットラインとなるｎ十拡散層、ゲート電
極及び低温酸化膜を介してＡＡ配線を形成してＭＯＳダ
イナミックＲＡ　Ｍを製造した。

上述した実施例２においてはキャパシタ電極の形成と同
時に、キャパシタ電極の取出し配線を形成できるため、
工程の簡略化を達成できると共にキャパシタ電極と配線
が同一の堆積により設けられた燐ドープ多結晶シリコン
からなるため、それら相互の接続信頼性は従来のコンタ
クトホールな介して行なう場合に比して格段に向上した
。

実施例３ Ｐ型シリコン基板１１にフィールド酸化膜１２を選択酸
化法で形成し、素子領域の所望個所に実施例１に準じて
溝部１３を設け、更に溝部１３を含む基板１１全面に熱
酸化膜を成長させた後、ＣＶＤ法により厚さ３０００人
の燐ドープ多結晶シリコンを堆積して溝部１３を埋め込
んだ。次いで溝部１３以外のゲート電極となる燐ドープ
多結晶シリコン膜の領域をレジストで覆った後、レジス
ト及び溝部以外の熱酸化膜が露出テるまで全面エツチン
グして溝部１３内にキャパシタ電極１６を形成すると共
に、溝部１３以外の基板１１上にゲート電極２８を形成
したＪａモ”づいてキャパシタ電極１６及びゲート電極
２８をマスクとして熱酸化膜を選択エツチングしてΔｒ
ＯＳキャパシタの絶縁膜Ｉ７及びゲート絶縁膜２９を形
成した。その後、肛素をイオン注入してデジットライン
となるｎ十拡散層２２．２２を形成した（第８図図示）
。ひきつづき図示しないが、実施例１に準じて低温酸化
膜を介してｈ４配線を設けλ（ＯＳダイナミックＲＡ　
Ｍを製造した。

上述した本実施例３においては、溝部内、にキャパシタ
電極を形成できると同時に、溝部以外の基板上にゲート
電極を彪成でき、工程の簡略化を達成できる。

実施例４ 前記実施例１と同様、溝部１３を含むシリコン基板１１
に厚さ３００人の熱酸化膜１４を成長させた後、厚さ６
ｏｏｏＡの燐ドープ多結晶シリコンを堆積して溝部１３
内を埋め込んだ。

次いで、溝部１３上の一部を含む燐ドープ多結晶シリコ
ンの領域及び溝部以外のゲート電極となろ同条結晶ンリ
コンの領域をレジストで夫々覆った後、レジスト及び溝
部以外の熱酸化膜が露出するまで全面エツチングして溝
部１３内にキャパシタ電極１６を形成すると共（−、フ
ィールド酸化膜１２上まで延在して配置され前記キャパ
シタ電極１６と一体的に接続した配線２７及び溝部１３
以外の基板１１上にゲート電極２８を形成した。つづい
て、キャパシタ電極１６及びゲート電極２８をマスクと
して熱酸化膜を選択エツチングしてＭＯＳキャパシタの
絶縁膜１７及びゲート絶縁膜２９を形成した。その後、
ヌυ素をイオン注入してデジットラインとなるｎ＋拡散
層２２．２２を形成した（第９図図示）。ひきつづき図
示しないが、実施例１に準じて低温酸化膜を介してＡノ
配線を設けＭＯＳグイカミツクＲＡ　Ｍを製造した。

上述した実施例４（−おいて、溝部１３内にキャパシタ
電極１６を形成できると同時に、該キャパシタ電極１６
の取出し配線２７及び溝部以外の基板１１上にゲート電
極２８を形成できろため、著しい工程の簡略化を達成で
きる。

以上詳述した如く、本発明によればマスク合せ余裕度を
とることなく、任意の深さのキャパシタ電極を溝部に対
してセルファラインで形成でき、ＭＯＳキャパシタの増
大化と面積の縮小化を達成した集積度、信頼性の高い半
導体装置を製造し得る方法を提供できるものである。ま
た、本願第２の発明によれば、簡略化された工程（こよ
りキャパシタ電極を溝部に対してセルファラインで形成
できると共に、溝部以外に前記キャパシタ電極と一体的
に接続された配線や基板上に配置されたゲート電極を形
成でき、ＭＯＳキャパシタに対して接続信頼性の高い配
線等を有する高集積化、高信頼性の半導体装置を製造し
得る方法を提供できるものである。

【図面の簡単な説明】

第１図は従来のＭ　ＯＳキャパシタの断面図、第２図は
凹形ＭＯＳキャパシタの断面図、第３図（ａｔ〜１１は
本発明の実施例１におけるＭＯＳダイナミックＲＡ　Ｍ
の製造工程を示す断面図、第４図〜第６図は夫々実施例
〕に対する変形例を示すＭＯＳダイナミック’ＲＡ　Ｍ
の途中工程の断面図、第７図は実施例２により製造され
たＭＯＳダイナミックＲＡＭの製造途中の状態を示す断
面図、第８図は本発明の実施例３より製造されたＭＯＳ
ダイナミックＲＡ　Ｍの製造途中の状態を示′Ｔ断面図
、第９図は本発明の実施例４により製造されたＭＯＳダ
イナミックＲＡＭ（７）製造途中の状態を示す断面図で
ある。 １１・・・Ｐ型のシリコン基板、１２°°°フイールド
酸化膜、１３．１３’　　、１３ａ　、１３ｂ＝・９部
、１４・・・熱酸化膜、１５・・・燐ドープ多結晶シリ
コン膜、１６．１６’、１６“、１６’Ｆａ、１６ｂ・
・・キャパシタ電極、１７．１７’・・・ＭＯＳキャパ
シタの絶縁膜、２０．２８・・・ゲート電極、２１．２
９・・・ゲート絶縁膜、２２・・・ｎ＋拡散層（デジッ
トライン）、２７・・・配線 出願人代理人　弁理士　　鈴　　江　　武　　彦第　１
　図 第　２図 第７図 第　８図 ２日 第　９　図 ＾　　　　　　　　　　　　　　　　　　　　　　　　
八〇　　　　　　　　　　　　　　　　　　ｖ区 Ｑつ　　　　　　Φ　　　　　　　　　　　　　　　　
　　　　　　　　　　←ｒｙ＋　　　　　　　　　　　
　　　　　　　ｒ区　　　　　　　　　　　　　　　区 の　　　　　　　・−ぐ 鋒　　　　　　　　　　　　　　訣 区　　　　　　　　　　　　　　　　区Ｕ″）　　　　
　　　　　　　　　　　　　　　　　　　θフ緑　　　
　　　　　　　　　　　恢 手続補正龜 １．事件の表示 昭和６２年５月２２日提出の特許願（４）２、発明の名
称 半導体装置及びその製造方法 ３、補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 ５、自発補正 ６、補正により増加する発明の数　　１８、補正の内容 （１、発明の名称を［半導体装置及びその製造方法」と
訂正する。 （２１，明細書の全文を別紙の如く訂正する。 （３）３図面を別紙の如く訂正する。 明　　　　細　　　　書 １、発明の名称 半導体装置及びその製造方法 ２、特許請求の範囲 （１）、半導体基板の所望部分に設けられた溝部と、こ
の溝部内面に形成された絶縁膜と、この絶縁膜が形成さ
れた溝部内に上部側面が該絶縁膜の内側面と一致するよ
うに埋込まれたＭＯＳキャパシタ１ｉと、このキャパシ
タ電極の上部に一体的に接続され、該電極から前記絶縁
膜の一部を横切って引出された配線とを具備したことを
特徴とする半導体装置。 （２１，半導体基板の所望部分に溝部を設ける工程と、
この溝部内面に絶縁膜を形成する工程と、電極材料をｎ
ＩＪ記満部の開口部幅の半分以上の厚さとなるように堆
積して少なくとも溝部の開口部まで電極材料で埋める工
程と、前記溝部上の一部を含む電（ｆｌ材料の明域をマ
スク材で覆った後、該マスク材及び前記溝部を除く領域
上の電極材料が除去されるまで全面エツチングすること
により溝部内に上部側面が前記絶縁膜の内側面と自己整
合となるＭＯＳキャパシタ電極を形成すると共に、該キ
ャパシタ電漫の上部に一体的に接続され、該電極から前
記絶縁膜の一部を横切って引出された配線を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
。 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置及びその製造方法に関し、特にＭ
ＯＳキャパシタの構造を改良した半導体装置及びＭＯＳ
キャパシタの形成工程を改良した半導体装置の製造方法
に係わる。 （従来の技術） 近年、半導体集積回路の高集積化の要請から素子の寸法
を縮小させることが試みられている。 例えば第２図に示Ｊように半導体基板１の主面に絶縁膜
２を介してキャパシタ電極を設けることにより記憶を蓄
えるためのＭＯＳキャパシタを形成したＭＯＳダイラミ
ックＲＡＭにおいて、キャパシタ電階３の面積を縮小し
て集積度を高めることが考えられる。しかしながら、か
かる構造のＭ　ＯＳキャパシタではキャパシタ電極３の
面積を小さくづると、キャパシタに蓄えられるＮ荷の門
が少なくなり、ノイズ等に対するマージンがとれなくな
る問題がある。 このようなことから、■ＭＯＳキャパシタを構成する絶
縁膜の厚さを薄くすること、■ＭＯＳキャパシタを構成
する絶ｉｔ膜として従来用いられているＳｉＯ２膜の代
わりにＬ％ｆ率の大きい３ｉ　３　Ｎ４　Ｆｍ等を使用
すること、が知られている。 しかしながら、かかる構造のＭＯＳキャパシタでは絶縁
膜の耐圧や膜質（ピンホール等）の点で問題があり、キ
ャパシタ電極の面積を縮小するのには限界があった。 また、所定の容吊を維持しつつＭＯＳキャパシタの面積
を縮小する別の方法として、以下に述べる凹形ＭＯＳキ
ャパシタ（又は■形ＭＯＳキャパシタ）が知られている
。即ち、このキャパシタは第３図に示すように半導体基
板１にＶ型の凹部４を形成し、この凹部４に絶＄！膜２
−を介してキャパシタ電極３′を設けてた構造になって
いる。かかる凹形キャパシタは、凹部４の深さや形状を
変えることによってキャパシタ電極３−の実効面積を任
愈に選ぶことができると共に、絶縁膜の耐圧、膜質等も
良好にできる。しかしながら、前記凹形ＭＯＳキャパシ
タでは凹部４とキャパシタ電極３′とのセルファランイ
が難しく、マスク合せずれを考慮して凹部４の両側に余
裕（Ａ）をとる必要があり、ＭＯＳキャパシタの縮小化
の妨げとなり、ひいてはＭＯＳダイナミックＲＡＭの高
集積化にとって大きな問題となっていた。 （発明が解決しようとする問題点） 本発明は、上記従来の問題点を解決するためになされた
もので、容品の増大化と面積の縮小化とが図られたＭＯ
Ｓキャパシタを備え、かつＭＯＳキャパシタのキャパシ
タ電極への引出し配線の接続信頼性を格段に向上した半
導体装置、並びにかかる半導体装置を簡単な工程で製造
し胃る方法を提供しようとするものである。 ［発明の構成１ （問題点を解決するための手段） 本願尤１の発明は、半導体基板の所望部分に設けられた
溝部と、この溝部内面に形成された絶縁膜と、この絶縁
膜が形成された溝部内に上部側面が該絶縁膜の内側面と
一致するように埋込まれたＭ　ＯＳキャパシタ電極と、
このキャパシタ電極の上部に一体的に接Ｆｋされ、該電
極から前記絶縁ｎφの一部を横切って引出された配線と
を具備したことを特徴とする半導体装置でおる。 上記絶縁膜としては、例えばＳｉＯ２膜やＳｉ　３　Ｎ
４膜等を挙げることかできる。かかる絶縁膜は、溝部内
を全て埋込まずに溝部の側面及び底面に薄く形成するこ
とが必要である。 上記キャパシタ電極及びこれに一体向に接続される配線
の材料としては、例えば多結晶シリコン、燐や砒素等の
不純物がドープされた多結晶シリコン、或いはモリブデ
ン、タングステン、チタン、白金などの高融点金属、又
はモリブデンシリサイド、タングステンシリサイド、白
金シリサイド等の高融点金属硅化物等を挙げることがで
きる。 本願第２の発明は、半導体基板の所望部分に溝部を設け
る工程と、この溝部内面に絶縁膜を形成する工程と、電
極材料を前記溝部の開口部幅の半分以上の厚さとなるよ
うに堆積して少なくとも溝部の開口部まで電極材料で埋
める工程と、前記溝部上の一部を含む電極材料の領域を
マスク材で覆った後、該マスク材及び前記溝部を除く領
域上の電極材料が除去されるまで全面エツチングづるこ
とにより溝部内に上部側面が前記絶縁膜の内側面と自己
整合となる〜１０Ｓキャパシタ電極を形成すると共に、
該キャパシタ電極の上部に一体的に接続され、該電極か
ら前記絶縁膜の一部を横切って引出された配線を形成す
る工程とを具備したことをｖＩｍとする半導体装置の製
造方法である。 次に、本願第２の発明方法を詳細に説明する。 まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレジストパターン、絶縁膜パターンを形成
した後、該マスク材から露出する基板部分を所望深さ選
択エツチングして溝部を形成する。この場合、エツチン
グ手段としては反応性イオンビームエツチング又はリア
クティブイオンエツチングを用いれば、側面が略垂直な
溝部を形成できる。但し、その他のエツチング手段で逆
テーバ状の側面を有する溝部を形成してもよい。 溝部の数は、素子領域内に１つ又は２つ以上形成しても
よく、特に溝部の深さを変えることにより容量の異なる
ＭＯＳキャパシタを形成できる。 次いで、前記マスク材を除去した後、溝部内面に絶縁膜
を形成する。この場合、溝部の内部全体を絶縁膜で埋込
まずに、溝部の側面及び底面に薄い絶縁膜を形成するこ
とが必要である。かかる絶縁膜の形成手段としては、例
えば熱酸化により熱酸化膜を形成する方法、ＣＶＤ法に
よりＳ：０２膜や３ｉ　３　Ｎ４膜などを形成する方法
等を採用し胃る。 次いで、電極材料を前記溝部の開口部幅の半分以上の厚
さとなるように堆積して少なくとも溝部の開口部まで電
極材料で埋込む。この場合、電極材料を溝部の開口部幅
の半分より小さい厚さで堆積すると、溝部内に埋め込ま
れた電極材料に開口部と連通ずる凹状穴が形成され、こ
の後のエツチングに際して凹状穴を介して溝部内の電極
材料がエツチングされるという不都合を生じる。なお、
電極材料としては、既述したキャパシタ電極の材料を使
用すればよい。つづいて、前記溝部上の一部を含む電極
材料の領域にマスク材、例えばレジストパターンを形成
する。この後、マスク材及び前記溝部を除＜ｆｆＱｉｉ
！上の電極材料が除去されるまでエツチングすることに
より溝部内に上部側面が前記絶縁膜の内側面と自己整合
となるＭＯＳキャパシタ電極を形成すると共に、該キャ
パシタ電極の上部に一体的に接続され、該電極から前記
絶縁膜の一部を横切って引出された配線を形成して半導
体装置を製造する。 （作用） 本願箱１の発明によれば、半導体基板の所望部分に溝部
を設け、この溝部内面に絶縁膜を形成し、かつ該絶縁膜
が形成された溝部内にＭＯＳキャパシタ電極を上部側面
が該絶縁膜の内側面と一致するように埋込み、更にこの
キャパシタ電極の上部に該Ｎ極から前記絶縁膜の一部を
横切って引出された配線を一体的に接続した構造とする
こによって、キャパシタ１４Ｎが半導体基板に対して平
面的に専有する面積を縮小化でき、メモリセル等の素子
の微細化、高集積化を達成できる。また、キャパシタ電
極上部に配線を一体的に接続しているため、該配線の接
続信頼性を格段に向上できる。 更に、溝部の深さを変えることによって、目的とづる容
量を有するＭＯＳキャパシタを実現できる。 また、本願箱２の発明によれば半導体基板の所望部分に
溝部を設け、この溝部内面に絶縁膜を形成し、ひきつづ
き電極材料を前記溝部の開口部幅の半分以上の厚さとな
るように堆積して少なくとも溝部の開口部までＮ極材料
で埋込み、前記溝部上の一部を含む電極材料のＩ′Ｉ域
をマスク材で覆った後、該マスク材及び前記溝部を除く
領域上の電極材料が除去されるまで全面エツチングする
ことにより溝部内に上部側面が前記絶縁膜の内側面と自
己整合となるＭ　ＯＳキャパシタ電極を形成づると共に
、該キャパシタ電極の上部に一体的に接続され、該電極
から前記絶縁膜の一部を横切って引出された配線を形成
することによって、既述の如く容量の増大化と面積の縮
小化が図られたＭＯＳキャパシタを備え、かつ該ＭＯＳ
キャパシタのキャパシタ電極への引出し配線の接続信頼
性を著しく向上した半導体装置を簡単に製造できる。 （発明の実施例） 以下、本発明をＭＯＳダイナミックＲＡＭに適用した例
について第１図（ａ）〜（ｉ＞に示す１迅方法を併記し
て詳細に説明する。 まず、第１図（ａ）に示すようにｐ型シリコン基板１１
に選択酸化法によって素子分離のためのフィールド酸化
！１１２を形成した。つづいて、スパッタエツチングを
用いた写真蝕刻法によりシリコン基板１１の素子ｔｒｔ
域の一部に幅１μｍ１長さ３μｍ、深さ２．５μｍの溝
部１３を形成した（同図（ｂ）図示）。 次いで、１０００℃のドライ酸素雰囲気中で熱酸化処理
を施した。この時、同図（Ｃ）に示すように溝部１３を
含むシリコン基板１１全面に厚さ３００人の熱酸化膜１
４が成長された。つづいて、ＣＶＤ法により厚さ６００
０人の燐ドープ多結晶シリコン膜を堆積した。この時、
同図（ｄ）に示すようにシリコン基板１１に燐ドープ多
結晶シリコン［Ｑ１５が被着されると共に、幅が１μｍ
の前記溝８！１３の開口部まで同多結晶シリコンで埋め
込まれた。 次いで、溝部１３の一部を含む燐ドープ多結晶シリコン
膜１５の領域にレジストパターン１Ｇを形成したく同図
（ｅ）図示）。つづいて、このレジストパターン１６及
び満１１１１！１３以外の熱酸化１１１４が露出するま
で弗酸系のエツチング液で全面エツチングして溝部１３
内に燐ドープ多結晶シリコンを残置させて溝部１３内に
キャパシタ電極１７を形成すると共に、該キャパシタ電
極１７の上部に一体的に接続され、該電極１７から前記
溝部１３内面の熱酸化膜１４の−８６を横切って引出さ
れた配線１８を形成したく同図（ｆ）図示）、この時、
キャパシタ電８ｉ１７はその上部側面が溝部１３内のキ
ャパシタ絶縁膜となる熱酸化１１Ｑ１４内側面と一致し
て該溝部１３内に埋込まれた状態となる。 次いで、キャパシタ電極１７及び配５１１８をマスクと
してシリコン基板１１主面上の熱酸化ＰＡ１．ｉ部分を
選択的にエンヂング除去して溝部１３内に残置させた熱
酸化膜によりキャパシタの絶縁膜１９を形成した。つづ
いて、１０００°Ｃのドライ酸素雰囲気で熱醇化処理を
施した。この時、同図（Ｃ１＞に示すように露出するシ
リコン基板１１主面上に厚さ７５０人の熱酸化膜１８が
、燐ドープ多結晶シリコンからなるキャパシタ電極１７
及び配線１８の露出表面には厚さ１２００人程度０厚い
酸化膜２１が夫々成長された。 次いで、多結晶シリコン膜を堆積した後、パターニング
してゲート電極２２を形成した（同図（ｈ）図示）。ひ
きつづぎ、ゲート電極２２をマスクとして熱醇化膜２０
を選択エツチングしてゲート絶縁膜２３を形成した後、
砒素をシリコン基板１１に拡散してデジットラインとな
るｎ１拡散層２４を形成した。 その後、全面にＣＶＤ法により低温酸化膜２５を堆積し
、コンタクトホール２６を開孔した後、Ａ２配線２７を
形成してＭＯＳダイナミックＲＡＭを製造した（同図（
１）図示）。 しかして、本発明のＭＯＳダイナミックＲＡＭは第１図
（ｉ）に示すようにシリコン基板１１の所望部分に設け
られた溝部１３と、この溝部１３内面に形成されたキャ
パシタの絶縁ｇ！１９と、この絶縁膜１９が形成された
溝部１３内に上部側面が該絶縁膜】９の内側面と一致す
るように埋込まれたＭＯＳキャパシタ電極１７と、この
キャパシタＮ極１７の上部に一体的に接続され、該電極
１７から前記絶縁膜１９の一部を横切って引出された配
線１８とからなるＭＯＳキャバシを備えた構造になって
いる。その結果、前記キャパシタ電極１７はシリコン基
板１１に対して平面的に専有する面積を縮小化できるた
め、メモリセルの素子の微細化、高集積化を達成できる
。また、〜ＩＯＳキャパシタは溝部１３の幅が１μｍ１
深さが２．５μｍでその周囲の面積が２３μｍ２となり
、かつ絶縁膜１９の厚さが３００人であるから、約２７
ｆＦと充分な大きさの容量にできる。 更に、キャパシタ電極１７上部に配線１８を一体的に接
続しているため、該配線１８の接続信頼性を格段に向上
できる。 一方、本発明方法によれば溝部１３上の一部を含むひつ
とドープ多結晶シリコン膜１５の１ｔｉｉｔにレジスト
パターン１６を形成した後、該レジストパターン１６及
び溝部１３以外の熱酸化膜１４が露出するまで弗酸系の
エツチング液で全面エンチングして、溝部１３内に上部
側面が該溝部１３内の熱酸化膜１４内側面と自己整合と
なるキャパシタ電極１７を形成すると共に、該キャパシ
タ電極１７の上部に一体的に接続され、該電極１７から
前記熱酸化膜１４の一部を横切って引出された配ｌ！；
１１８を形成することによって、既うホの如く容量の増
大化と面積の縮小化が図られたＭＯＳキャパシタを備え
、かつ該Ｍ　ＯＳキャパシタのキャパシタ電極への引出
し配線の接続信頼性を著しく向上したＭＯＳダイナミッ
クＲＡ　Ｍを簡単に製造できる。 〔発明の効果コ 以上詳述した如く、本発明によれば容量の増大化と面積
の縮小化とが図られたＭＯＳキャパシタを備え、かつＩ
ｖｌ　ＯＳキャパシタのキャパシタ電極への引出し配線
の接続信頼性を著しく向上した半導体装置、並びにかか
る半導体装置を簡単な工程で製造し得る方法を提供でき
る。 ４、図面の簡単な説明 第１図（ａ）〜＜ｉ）は本発明の実施例におけるＭＯＳ
ダイナミックＲＡＭの製造工程を示す断面図、第２図は
従来のＭＯＳキャパシタを示す断面図、第３図は凹形Ｍ
ＯＳキャパシタを示す断面図である。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・溝部、１６・・・レジストパターン、
１７・・・キャパシタ電極、１８・・・引出し配線、１
９・・・キャパシタの絶縁膜、２２・・・ゲート先程、
２３・・・ゲート酸化膜、２４・・・ｎ′″拡散層（デ
ジットライン）、２７・・・配線。 出願人代理人　弁理士　鈴江武彦 第１図 一ノ　　　　　　　　　　　　　　　　　　　　　　　
　　　　Ｖ第１図 第２図 第３図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板の所望部分に垂直もしくは垂直に近い
   側面を有する溝部を設ける工程と、溝部を含む半導体基
   板全面に絶縁膜を形成する工程と、電極材料を前記溝部
   の開口部幅の半分以上の厚さとなるように堆積して少な
   くとも溝部の開口部まで電極材料で埋める工程と、前記
   電極材料を溝部以外の絶縁膜が露出するまでエッチング
   して溝部内にＭＯＳキャパシタ電極を形成する工程とを
   具備したことを特徴とする半導体装置の製造方法。
2. （２）同一の半導体基板に深さの異なる複数の溝部を設
   けることにより容量の異なるＭＯＳキャパシタを同一基
   板内に複数形成することを特徴とする特許請求の範囲第
   １項記載の半導体装置の製造方法。
3. （３）半導体基板の所望部分に垂直もしくは垂直に近い
   側面を有する溝部を設ける工程と、溝部を含む半導体基
   板全面に絶縁膜を形成する工程と、電極材料を前記溝部
   の開口部幅の半分以上の厚さとなるように堆積して少な
   くとも溝部の開口部まで電極材料で埋める工程と、前記
   溝部上の一部を含む電極材料の領域もしくは溝部以外の
   ゲート電極となるべき電極材料の領域の少なくともいず
   れかをマスク材で覆つた後、電極材料を、マスク材及び
   溝部以外の絶縁膜が露出するまでエッチングして溝部内
   にＭＯＳキャパシタ電極、溝部以外にキャパシタ電極と
   接続する配線及び／又はゲート電極を形成する工程とを
   具備したことを特徴とする半導体装置の製造方法。