JPH081931B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH081931B2 JPH081931B2 JP3183716A JP18371691A JPH081931B2 JP H081931 B2 JPH081931 B2 JP H081931B2 JP 3183716 A JP3183716 A JP 3183716A JP 18371691 A JP18371691 A JP 18371691A JP H081931 B2 JPH081931 B2 JP H081931B2
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- capacitor
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- substrate
- capacitor electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にＭＯＳキャパシタの構造を改良した
半導体装置及びＭＯＳキャパシタの形成工程を改良した
半導体装置の製造方法に係わる。
造方法に関し、特にＭＯＳキャパシタの構造を改良した
半導体装置及びＭＯＳキャパシタの形成工程を改良した
半導体装置の製造方法に係わる。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化の要請
から素子の寸法を縮小させることが試みられている。例
えば、図９に示すように半導体基板１の主面に絶縁膜２
を介してキャパシタ電極を設けることにより記憶を蓄え
るためのＭＯＳキャパシタを形成したＭＯＳダイラミッ
クＲＡＭにおいて、キャパシタ電極３の面積を縮小して
集積度を高めることが考えられる。しかしながら、かか
る構造のＭＯＳキャパシタではキャパシタ電極３の面積
を小さくすると、キャパシタに蓄えられる電荷の量が少
なくなり、ノイズ等に対するマージンがとれなくなる問
題がある。
から素子の寸法を縮小させることが試みられている。例
えば、図９に示すように半導体基板１の主面に絶縁膜２
を介してキャパシタ電極を設けることにより記憶を蓄え
るためのＭＯＳキャパシタを形成したＭＯＳダイラミッ
クＲＡＭにおいて、キャパシタ電極３の面積を縮小して
集積度を高めることが考えられる。しかしながら、かか
る構造のＭＯＳキャパシタではキャパシタ電極３の面積
を小さくすると、キャパシタに蓄えられる電荷の量が少
なくなり、ノイズ等に対するマージンがとれなくなる問
題がある。
【０００３】このようなことから、（１）ＭＯＳキャパ
シタを構成する絶縁膜の厚さを薄くすること、（２）Ｍ
ＯＳキャパシタを構成する絶縁膜として従来から用いら
れているＳｉＯ2 膜の代わりに誘電率の大きいＳｉ3 Ｎ
4 膜等を使用すること、が知られている。しかしなが
ら、かかる構造のＭＯＳキャパシタでは絶縁膜の耐圧や
膜質（ピンホール等）の点で問題があり、キャパシタ電
極の面積を縮小するのには限界があった。
シタを構成する絶縁膜の厚さを薄くすること、（２）Ｍ
ＯＳキャパシタを構成する絶縁膜として従来から用いら
れているＳｉＯ2 膜の代わりに誘電率の大きいＳｉ3 Ｎ
4 膜等を使用すること、が知られている。しかしなが
ら、かかる構造のＭＯＳキャパシタでは絶縁膜の耐圧や
膜質（ピンホール等）の点で問題があり、キャパシタ電
極の面積を縮小するのには限界があった。
【０００４】また、所定の容量を維持しつつＭＯＳキャ
パシタの面積を縮小する別の方法として、以下に述べる
凹形ＭＯＳキャパシタ（又はＶ形ＭＯＳキャパシタ）が
知られている。即ち、このキャパシタは図１０に示すよ
うに半導体基板１にＶ型の凹部４を形成し、この凹部４
に絶縁膜２′を介してキャパシタ電極３′を設けた構造
になっている。かかる凹形キャパシタは、凹部４の深さ
や形状を変えることによってキャパシタ電極３′の実効
面積を任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、前記凹形ＭＯＳ
キャパシタでは凹部４とキャパシタ電極３′とを自己整
合的に形成することが難しく、マスク合せずれを考慮し
て凹部４の両側に余裕（Ａ）をとる必要があり、ＭＯＳ
キャパシタの縮小化の妨げとなり、ひいてはＭＯＳダイ
ナミックＲＡＭの高集積化にとって大きな問題となって
いた。
パシタの面積を縮小する別の方法として、以下に述べる
凹形ＭＯＳキャパシタ（又はＶ形ＭＯＳキャパシタ）が
知られている。即ち、このキャパシタは図１０に示すよ
うに半導体基板１にＶ型の凹部４を形成し、この凹部４
に絶縁膜２′を介してキャパシタ電極３′を設けた構造
になっている。かかる凹形キャパシタは、凹部４の深さ
や形状を変えることによってキャパシタ電極３′の実効
面積を任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、前記凹形ＭＯＳ
キャパシタでは凹部４とキャパシタ電極３′とを自己整
合的に形成することが難しく、マスク合せずれを考慮し
て凹部４の両側に余裕（Ａ）をとる必要があり、ＭＯＳ
キャパシタの縮小化の妨げとなり、ひいてはＭＯＳダイ
ナミックＲＡＭの高集積化にとって大きな問題となって
いた。
【０００５】
【発明が解決しようとする問題点】本発明は、上記従来
の問題点を解決するためになされたもので、容量の増大
化と面積の縮小化が図られたＭＯＳキャパシタを有し、
かつ前記ＭＯＳキャパシタのキャパシタ電極への引き出
し配線の接続信頼性が格段に向上され、さらにＭＯＳキ
ャパシタの溝部側でその蓄積層と不純物拡散層とを良好
に接続することが可能な半導体装置、並びにかかる半導
体装置を簡単な工程で製造し得る方法を提供しようとす
るものである。
の問題点を解決するためになされたもので、容量の増大
化と面積の縮小化が図られたＭＯＳキャパシタを有し、
かつ前記ＭＯＳキャパシタのキャパシタ電極への引き出
し配線の接続信頼性が格段に向上され、さらにＭＯＳキ
ャパシタの溝部側でその蓄積層と不純物拡散層とを良好
に接続することが可能な半導体装置、並びにかかる半導
体装置を簡単な工程で製造し得る方法を提供しようとす
るものである。
【０００６】
【課題を解決するための手段】本発明に係わる半導体装
置は、一導電型の半導体基板； 前記基板の所望部分に設けられた溝部と、前記溝部内面
に形成された絶縁膜と、前記溝部内に上部側面が前記絶
縁膜の内側面と一致するように埋め込まれたキャパシタ
電極と、前記キャパシタ電極の上部に一体的に接続さ
れ、該電極から前記溝部の上部を横切って引き出された
配線とからなるＭＯＳキャパシタ； 前記半導体基板上の前記配線の延出部を除く前記キャパ
シタ電極の端部と離れた部分に酸化膜を介して形成され
たゲート電極； 前記ゲート電極と前記キャパシタ電極の間に位置する前
記基板表面、及び前記キャパシタ電極側とは異なる側の
前記ゲート電極に隣接された前記基板表面にそれぞれ形
成された前記基板と逆導電型の不純物拡散層； を具備し、 前記キャパシタの蓄積層と前記不純物拡散層
とは、前記ＭＯＳキャパシタの溝部側面で接続されてい
ることを特徴とするものである。
置は、一導電型の半導体基板； 前記基板の所望部分に設けられた溝部と、前記溝部内面
に形成された絶縁膜と、前記溝部内に上部側面が前記絶
縁膜の内側面と一致するように埋め込まれたキャパシタ
電極と、前記キャパシタ電極の上部に一体的に接続さ
れ、該電極から前記溝部の上部を横切って引き出された
配線とからなるＭＯＳキャパシタ； 前記半導体基板上の前記配線の延出部を除く前記キャパ
シタ電極の端部と離れた部分に酸化膜を介して形成され
たゲート電極； 前記ゲート電極と前記キャパシタ電極の間に位置する前
記基板表面、及び前記キャパシタ電極側とは異なる側の
前記ゲート電極に隣接された前記基板表面にそれぞれ形
成された前記基板と逆導電型の不純物拡散層； を具備し、 前記キャパシタの蓄積層と前記不純物拡散層
とは、前記ＭＯＳキャパシタの溝部側面で接続されてい
ることを特徴とするものである。
【０００７】前記溝部は、一般的に前記半導体基板に複
数設けられる。また、異なる深さの溝部を前記半導体基
板に設けることも可能である。
数設けられる。また、異なる深さの溝部を前記半導体基
板に設けることも可能である。
【０００８】前記絶縁膜としては、例えばＳｉＯ2 膜や
Ｓｉ3 Ｎ4 膜等を挙げることができる。かかる絶縁膜
は、溝部内を全て埋込まずに溝部の側面及び底面に薄く
形成することが必要である。
Ｓｉ3 Ｎ4 膜等を挙げることができる。かかる絶縁膜
は、溝部内を全て埋込まずに溝部の側面及び底面に薄く
形成することが必要である。
【０００９】上記キャパシタ電極及びこれに一体的に接
続される配線の材料としては、例えば多結晶シリコン、
燐や砒素等の不純物がドープされた多結晶シリコン、或
いはモリブデン、タングステン、チタン、白金などの高
融点金属、又はモリブデンシリサイド、タングステンシ
リサイド、白金シリサイド等の高融点金属硅化物等を挙
げることができる。
続される配線の材料としては、例えば多結晶シリコン、
燐や砒素等の不純物がドープされた多結晶シリコン、或
いはモリブデン、タングステン、チタン、白金などの高
融点金属、又はモリブデンシリサイド、タングステンシ
リサイド、白金シリサイド等の高融点金属硅化物等を挙
げることができる。
【００１０】本発明に係わる半導体装置の製造方法は、
半導体基板の所望部分に溝部を設ける工程； 前記溝部内面に絶縁膜を形成する工程； 電極材料を堆積して少なくとも前記溝部内に電極材料で
埋め込む工程； 前記溝部上の一部を含む電極材料の領域をマスク材で覆
った後、該マスク材及び前記溝部を除く領域上の電極材
料が除去されるまでエッチングすることにより前記溝部
内に上部側面が前記絶縁膜の内側面と自己整合となるキ
ャパシタ電極を形成すると共に、前記キャパシタ電極の
上部に一体的に接続され、該電極から前記溝部上部を横
切って引き出された配線を形成してＭＯＳキャパシタを
作製する工程； 前記半導体基板表面に薄い酸化膜を形成した後、前記半
導体基板上の前記配線の延出部を除く前記キャパシタ電
極の端部と離れた前記酸化膜上部分にゲート電極を形成
する工程； 前記ゲート電極と前記キャパシタ電極の間に位置する前
記基板表面、及び前記キャパシタ電極側とは異なる側の
前記ゲート電極に隣接された前記基板表面に前記基板と
逆導電型の不純物拡散層をそれぞれ形成することにより
前記ＭＯＳキャパシタの溝部側面において前記キャパシ
タの蓄積層と前記不純物拡散層とを接続する工程； を具備したことを特徴とするものである。
半導体基板の所望部分に溝部を設ける工程； 前記溝部内面に絶縁膜を形成する工程； 電極材料を堆積して少なくとも前記溝部内に電極材料で
埋め込む工程； 前記溝部上の一部を含む電極材料の領域をマスク材で覆
った後、該マスク材及び前記溝部を除く領域上の電極材
料が除去されるまでエッチングすることにより前記溝部
内に上部側面が前記絶縁膜の内側面と自己整合となるキ
ャパシタ電極を形成すると共に、前記キャパシタ電極の
上部に一体的に接続され、該電極から前記溝部上部を横
切って引き出された配線を形成してＭＯＳキャパシタを
作製する工程； 前記半導体基板表面に薄い酸化膜を形成した後、前記半
導体基板上の前記配線の延出部を除く前記キャパシタ電
極の端部と離れた前記酸化膜上部分にゲート電極を形成
する工程； 前記ゲート電極と前記キャパシタ電極の間に位置する前
記基板表面、及び前記キャパシタ電極側とは異なる側の
前記ゲート電極に隣接された前記基板表面に前記基板と
逆導電型の不純物拡散層をそれぞれ形成することにより
前記ＭＯＳキャパシタの溝部側面において前記キャパシ
タの蓄積層と前記不純物拡散層とを接続する工程； を具備したことを特徴とするものである。
【００１１】次に、本発明の半導体装置の製造方法を詳
細に説明する。
細に説明する。
【００１２】まず、半導体基板上に溝部形成予定部が除
去されたマスク材、例えばレジストパターン、絶縁膜パ
ターンを形成した後、該マスク材から露出する基板部分
を所望深さ選択エッチングして溝部を形成する。この場
合、エッチング手段としては反応性イオンビームエッチ
ング又はリアクティブイオンエッチングを用いれば、側
面が略垂直な溝部を形成できる。但し、その他のエッチ
グ手段で逆テーパ状の側面を有する溝部を形成してもよ
い。溝部の数は、素子領域内に１つ又は２つ以上形成し
てもよく、特に溝部の深さを変えることにより容量の異
なるＭＯＳキャパシタを形成できる。
去されたマスク材、例えばレジストパターン、絶縁膜パ
ターンを形成した後、該マスク材から露出する基板部分
を所望深さ選択エッチングして溝部を形成する。この場
合、エッチング手段としては反応性イオンビームエッチ
ング又はリアクティブイオンエッチングを用いれば、側
面が略垂直な溝部を形成できる。但し、その他のエッチ
グ手段で逆テーパ状の側面を有する溝部を形成してもよ
い。溝部の数は、素子領域内に１つ又は２つ以上形成し
てもよく、特に溝部の深さを変えることにより容量の異
なるＭＯＳキャパシタを形成できる。
【００１３】次いで、前記マスク材を除去した後、溝部
内面に絶縁膜を形成する。この場合、溝部の内部全体を
絶縁膜で埋込まずに、溝部の側面及び底面に薄い絶縁膜
を形成することが必要である。かかる絶縁膜の形成手段
としては、例えば熱酸化により熱酸化膜を形成する方
法、ＣＶＤ法によりＳｉＯ2 膜やＳｉ3 Ｎ4 膜などを形
成する方法等を採用し得る。
内面に絶縁膜を形成する。この場合、溝部の内部全体を
絶縁膜で埋込まずに、溝部の側面及び底面に薄い絶縁膜
を形成することが必要である。かかる絶縁膜の形成手段
としては、例えば熱酸化により熱酸化膜を形成する方
法、ＣＶＤ法によりＳｉＯ2 膜やＳｉ3 Ｎ4 膜などを形
成する方法等を採用し得る。
【００１４】次いで、電極材料（例えば多結晶シリコ
ン、燐や砒素等の不純物がドープされた多結晶シリコン
等）を堆積して少なくとも前記溝部内に前記電極材料を
埋め込む。この工程において、前記電極材料は前記溝部
の開口部幅の半分以上の厚さとなるように堆積すること
が望ましい。つづいて、前記溝部上の一部を含むを前記
電極材料の領域をマスク材（例えばレジストパターン）
で覆った後、前記マスク材及び前記溝部を除く領域上の
電極材料が除去されるまでエッチングすることにより前
記溝部内に上部側面が前記絶縁膜の内側面と自己整合と
なるキャパシタ電極を形成すると共に、前記キャパシタ
電極の上部に一体的に接続され、該電極から前記溝部上
部を横切って引き出された配線を形成してＭＯＳキャパ
シタを作製する。
ン、燐や砒素等の不純物がドープされた多結晶シリコン
等）を堆積して少なくとも前記溝部内に前記電極材料を
埋め込む。この工程において、前記電極材料は前記溝部
の開口部幅の半分以上の厚さとなるように堆積すること
が望ましい。つづいて、前記溝部上の一部を含むを前記
電極材料の領域をマスク材（例えばレジストパターン）
で覆った後、前記マスク材及び前記溝部を除く領域上の
電極材料が除去されるまでエッチングすることにより前
記溝部内に上部側面が前記絶縁膜の内側面と自己整合と
なるキャパシタ電極を形成すると共に、前記キャパシタ
電極の上部に一体的に接続され、該電極から前記溝部上
部を横切って引き出された配線を形成してＭＯＳキャパ
シタを作製する。
【００１５】次いで、熱酸化をして前記基板表面に薄い
酸化膜を形成する。つづいて、全面にゲート電極材料を
堆積し、パターンニングすることにより前記配線の延出
部を除く前記キャパシタ電極の端部と離れた前記酸化膜
上部分にゲート電極を形成する。この後、前記ゲート電
極と前記キャパシタ電極の間に位置する前記基板表面、
及び前記キャパシタ電極側とは異なる側の前記ゲート電
極に隣接された前記基板表面にイオン注入、熱拡散等を
行って前記基板と逆導電型の不純物拡散層をそれぞれ形
成して半導体装置を製造する。
酸化膜を形成する。つづいて、全面にゲート電極材料を
堆積し、パターンニングすることにより前記配線の延出
部を除く前記キャパシタ電極の端部と離れた前記酸化膜
上部分にゲート電極を形成する。この後、前記ゲート電
極と前記キャパシタ電極の間に位置する前記基板表面、
及び前記キャパシタ電極側とは異なる側の前記ゲート電
極に隣接された前記基板表面にイオン注入、熱拡散等を
行って前記基板と逆導電型の不純物拡散層をそれぞれ形
成して半導体装置を製造する。
【００１６】
【作用】本発明に係わる半導体装置によれば、一導電型
の半導体基板の所望部分に設けられた溝部と、前記溝部
内面に形成された絶縁膜と、前記溝部内に上部側面が前
記絶縁膜の内側面と一致するように埋め込まれた、つま
り後述する配線の延出部を除く前記溝部内に自己整合的
に埋め込まれたキャパシタ電極と、前記キャパシタ電極
の上部に一体的に接続され、該電極から前記溝部の上部
を横切って引き出された配線とからＭＯＳキャパシタを
構成することによって、前記キャパシタ電極の面積を前
記溝部の開口面積で決定できるため、前記ＭＯＳキャパ
シタのメモリセルに平面的に占める面積を縮小化でき
る。しかも、前記ＭＯＳキャパシタは溝部内に絶縁膜を
挟んでキャパシタ電極が埋め込まれた構造を有するた
め、平面的に占める面積を縮小化されているにもかかわ
らず、高容量化できる。その結果、メモリセル等の素子
の微細化、高集積化を達成できる。なお、溝部の深さを
変えることによって、目的とする容量を有するＭＯＳキ
ャパシタを実現できる。
の半導体基板の所望部分に設けられた溝部と、前記溝部
内面に形成された絶縁膜と、前記溝部内に上部側面が前
記絶縁膜の内側面と一致するように埋め込まれた、つま
り後述する配線の延出部を除く前記溝部内に自己整合的
に埋め込まれたキャパシタ電極と、前記キャパシタ電極
の上部に一体的に接続され、該電極から前記溝部の上部
を横切って引き出された配線とからＭＯＳキャパシタを
構成することによって、前記キャパシタ電極の面積を前
記溝部の開口面積で決定できるため、前記ＭＯＳキャパ
シタのメモリセルに平面的に占める面積を縮小化でき
る。しかも、前記ＭＯＳキャパシタは溝部内に絶縁膜を
挟んでキャパシタ電極が埋め込まれた構造を有するた
め、平面的に占める面積を縮小化されているにもかかわ
らず、高容量化できる。その結果、メモリセル等の素子
の微細化、高集積化を達成できる。なお、溝部の深さを
変えることによって、目的とする容量を有するＭＯＳキ
ャパシタを実現できる。
【００１７】また、前記キャパシタ電極上部に配線を一
体的に接続することにより、前記溝部内に埋め込まれた
面積の小さいキャパシタ電極に別の工程で配線を接続
（通常コンタクトホールを通して接続）する場合に比べ
て前記キャパシタ電極に対する前記配線の接続信頼性を
格段に向上できる。
体的に接続することにより、前記溝部内に埋め込まれた
面積の小さいキャパシタ電極に別の工程で配線を接続
（通常コンタクトホールを通して接続）する場合に比べ
て前記キャパシタ電極に対する前記配線の接続信頼性を
格段に向上できる。
【００１８】さらに、前記ゲート電極側に位置するキャ
パシタ電極部分を前記溝部内に自己整合的に形成するこ
とによって、前記ＭＯＳキャパシタの溝部側面で前記キ
ャパシタの蓄積層と前記不純物拡散層とを良好に接続で
きる。つまり、前記キャパシタ電極が溝部に対して自己
整合的に形成されず、ゲート電極側の基板表面に延出す
ると、前記延出部の箇所でＭＯＳキャパシタの蓄積層と
拡散層とが電気的に分離される。その結果、キャパシタ
電極の形成前に前記蓄積層と前記拡散層とを繋ぐための
別の拡散層を形成する必要が生じるため、工程の増大と
高集積化の妨げとなる。
パシタ電極部分を前記溝部内に自己整合的に形成するこ
とによって、前記ＭＯＳキャパシタの溝部側面で前記キ
ャパシタの蓄積層と前記不純物拡散層とを良好に接続で
きる。つまり、前記キャパシタ電極が溝部に対して自己
整合的に形成されず、ゲート電極側の基板表面に延出す
ると、前記延出部の箇所でＭＯＳキャパシタの蓄積層と
拡散層とが電気的に分離される。その結果、キャパシタ
電極の形成前に前記蓄積層と前記拡散層とを繋ぐための
別の拡散層を形成する必要が生じるため、工程の増大と
高集積化の妨げとなる。
【００１９】また、本発明に係わる方法によれば既述し
た高信頼性で高集積度の半導体装置を極めて簡単な工程
により製造することができる。
た高信頼性で高集積度の半導体装置を極めて簡単な工程
により製造することができる。
【００２０】
【実施例】以下、本発明をＭＯＳダイナミックＲＡＭに
適用した例について第１図（ａ）〜（ｉ）に示す製造方
法を併記して詳細に説明する。
適用した例について第１図（ａ）〜（ｉ）に示す製造方
法を併記して詳細に説明する。
【００２１】まず、図１）に示すようにｐ型シリコン基
板１１に選択酸化法によって素子分離のためのフィール
ド酸化膜１２を形成した。つづいて、スパッタエッチン
グを用いた写真蝕刻法によりシリコン基板１１の素子領
域の一部に幅１μｍ、長さ３μｍ、深さ２．５μｍの溝
部１３を形成した（図２図示）。
板１１に選択酸化法によって素子分離のためのフィール
ド酸化膜１２を形成した。つづいて、スパッタエッチン
グを用いた写真蝕刻法によりシリコン基板１１の素子領
域の一部に幅１μｍ、長さ３μｍ、深さ２．５μｍの溝
部１３を形成した（図２図示）。
【００２２】次いで、１０００℃のドライ酸素雰囲気中
で熱酸化処理を施した。この時、図３に示すように溝部
１３を含むシリコン基板１１全面に厚さ３００オングス
トローム（以下、Ａと称す）の熱酸化膜１４が成長され
た。つづいて、ＣＶＤ法により厚さ６０００Ａの燐ドー
プ多結晶シリコン膜を堆積した。この時、図４に示すよ
うにシリコン基板１１に燐ドープ多結晶シリコン膜１５
が被着されると共に、幅が１μｍの前記溝部１３の開口
部まで同多結晶シリコンで埋め込まれた。
で熱酸化処理を施した。この時、図３に示すように溝部
１３を含むシリコン基板１１全面に厚さ３００オングス
トローム（以下、Ａと称す）の熱酸化膜１４が成長され
た。つづいて、ＣＶＤ法により厚さ６０００Ａの燐ドー
プ多結晶シリコン膜を堆積した。この時、図４に示すよ
うにシリコン基板１１に燐ドープ多結晶シリコン膜１５
が被着されると共に、幅が１μｍの前記溝部１３の開口
部まで同多結晶シリコンで埋め込まれた。
【００２３】次いで、溝部１３の一部を含む燐ドープ多
結晶シリコン膜１５の領域にレジストパターン１６を形
成した（図５図示）。つづいて、このレジストパターン
１６及び溝部１３内の熱酸化膜１４を除く熱酸化膜１４
が露出するまで弗酸系のエッチング液で全面エッチング
して溝部１３内に燐ドープ多結晶シリコンを残置させて
キャパシタ電極１７を形成すると共に、前記キャパシタ
電極１７の上部に一体的に接続され、該電極１７から前
記溝部１３上部を横切って引出された配線１８を形成し
た（図６図示）。この時、前記キャパシタ電極１７は前
記配線１８の延出部を除く領域においてその上部側面が
前記熱酸化膜１４内側面と一致して該溝部１３内に埋め
込まれた状態となる。
結晶シリコン膜１５の領域にレジストパターン１６を形
成した（図５図示）。つづいて、このレジストパターン
１６及び溝部１３内の熱酸化膜１４を除く熱酸化膜１４
が露出するまで弗酸系のエッチング液で全面エッチング
して溝部１３内に燐ドープ多結晶シリコンを残置させて
キャパシタ電極１７を形成すると共に、前記キャパシタ
電極１７の上部に一体的に接続され、該電極１７から前
記溝部１３上部を横切って引出された配線１８を形成し
た（図６図示）。この時、前記キャパシタ電極１７は前
記配線１８の延出部を除く領域においてその上部側面が
前記熱酸化膜１４内側面と一致して該溝部１３内に埋め
込まれた状態となる。
【００２４】次いで、前記シリコン基板１１主面の熱酸
化膜１４をエッチング除去した後、１０００℃のドライ
酸素雰囲気で熱酸化処理を施した。この時、図７に示す
ように露出するシリコン基板１１主面上に厚さ７５０Ａ
の熱酸化膜１９が、燐ドープ多結晶シリコンからなるキ
ャパシタ電極１７及び配線１８の露出表面には厚さ１２
００Ａ程度の厚い酸化膜２０が夫々成長された。
化膜１４をエッチング除去した後、１０００℃のドライ
酸素雰囲気で熱酸化処理を施した。この時、図７に示す
ように露出するシリコン基板１１主面上に厚さ７５０Ａ
の熱酸化膜１９が、燐ドープ多結晶シリコンからなるキ
ャパシタ電極１７及び配線１８の露出表面には厚さ１２
００Ａ程度の厚い酸化膜２０が夫々成長された。
【００２５】次いで、多結晶シリコン膜を堆積した後、
パターニングして前記配線１８の延出部を除く前記キャ
パシタ電極１７の端部と離れた前記酸化膜１９上部分に
ゲート電極２１を形成した。つづいて、前記ゲート電極
２１をマスクとして露出する熱酸化膜１９、２０部分を
エッチング除去した後、ゲート電極２１をマスクとして
砒素を前記シリコン基板１１に拡散してｎ+ 拡散層２
２、２３を形成することによりＭＯＳダイナミックＲＡ
Ｍを製造した（図８図示）。なお、かかるｎ+ 拡散層２
２、２３の形成工程において前記熱酸化膜１９、２０部
分をエッチング除去せずに砒素イオンを前記熱酸化膜１
９を通して前記基板１１に注入することによりｎ+ 拡散
層を形成してもよい。
パターニングして前記配線１８の延出部を除く前記キャ
パシタ電極１７の端部と離れた前記酸化膜１９上部分に
ゲート電極２１を形成した。つづいて、前記ゲート電極
２１をマスクとして露出する熱酸化膜１９、２０部分を
エッチング除去した後、ゲート電極２１をマスクとして
砒素を前記シリコン基板１１に拡散してｎ+ 拡散層２
２、２３を形成することによりＭＯＳダイナミックＲＡ
Ｍを製造した（図８図示）。なお、かかるｎ+ 拡散層２
２、２３の形成工程において前記熱酸化膜１９、２０部
分をエッチング除去せずに砒素イオンを前記熱酸化膜１
９を通して前記基板１１に注入することによりｎ+ 拡散
層を形成してもよい。
【００２６】しかして、本発明のＭＯＳダイナミックＲ
ＡＭは図８に示すようにシリコン基板１１の所望部分に
設けられた溝部１３と、この溝部１３内面に形成された
熱酸化膜１４（キャパシタの絶縁膜）と、この熱酸化膜
１４が形成された溝部１３内に上部側面が該熱酸化膜１
４の内側面と一致するように埋め込まれたキャパシタ電
極１７と、このキャパシタ電極１７の上部に一体的に接
続され、該電極１７から前記溝部１３上部を横切って引
出された配線１８とからなるＭＯＳキャパシタを備え、
かつ前記キャパシタ電極１７の端部から離れた前記シリ
コン基板１１表面の酸化膜１９部分上にゲート電極２１
を形成し、さらに前記ゲート電極２１と前記キャパシタ
電極１７の間に位置する前記基板１１表面、及び前記キ
ャパシタ電極１７側とは異なる側の前記ゲート電極２１
に隣接された前記基板１１表面にｎ+ 拡散層２２、２３
をそれぞれ形成した構造になっている。
ＡＭは図８に示すようにシリコン基板１１の所望部分に
設けられた溝部１３と、この溝部１３内面に形成された
熱酸化膜１４（キャパシタの絶縁膜）と、この熱酸化膜
１４が形成された溝部１３内に上部側面が該熱酸化膜１
４の内側面と一致するように埋め込まれたキャパシタ電
極１７と、このキャパシタ電極１７の上部に一体的に接
続され、該電極１７から前記溝部１３上部を横切って引
出された配線１８とからなるＭＯＳキャパシタを備え、
かつ前記キャパシタ電極１７の端部から離れた前記シリ
コン基板１１表面の酸化膜１９部分上にゲート電極２１
を形成し、さらに前記ゲート電極２１と前記キャパシタ
電極１７の間に位置する前記基板１１表面、及び前記キ
ャパシタ電極１７側とは異なる側の前記ゲート電極２１
に隣接された前記基板１１表面にｎ+ 拡散層２２、２３
をそれぞれ形成した構造になっている。
【００２７】このような構造によれば、前記キャパシタ
電極１７はシリコン基板１１に対して平面的に専有する
面積を縮小化できるため、メモリセルの素子の微細化、
高集積化を達成できる。また、ＭＯＳキャパシタは溝部
１３の幅が１μｍ、深さが２．５μｍでその周囲の面積
が２３μｍ2 となり、かつ熱酸化膜１４の厚さが３００
Ａであるから、約２７ｆＦと充分な大きさの容量にでき
る。更に、キャパシタ電極１７上部に配線１８を一体的
に接続しているため、該配線１８の接続信頼性を格段に
向上できる。
電極１７はシリコン基板１１に対して平面的に専有する
面積を縮小化できるため、メモリセルの素子の微細化、
高集積化を達成できる。また、ＭＯＳキャパシタは溝部
１３の幅が１μｍ、深さが２．５μｍでその周囲の面積
が２３μｍ2 となり、かつ熱酸化膜１４の厚さが３００
Ａであるから、約２７ｆＦと充分な大きさの容量にでき
る。更に、キャパシタ電極１７上部に配線１８を一体的
に接続しているため、該配線１８の接続信頼性を格段に
向上できる。
【００２８】さらに、前記ゲート電極２１側に位置する
キャパシタ電極１７部分を前記溝部１３内に自己整合的
に形成することによって、前記ＭＯＳキャパシタの溝部
１３側面で前記キャパシタの蓄積層と前記ｎ+ 拡散層２
２とを良好に接続できる。
キャパシタ電極１７部分を前記溝部１３内に自己整合的
に形成することによって、前記ＭＯＳキャパシタの溝部
１３側面で前記キャパシタの蓄積層と前記ｎ+ 拡散層２
２とを良好に接続できる。
【００２９】一方、本発明方法によれば溝部１３上の一
部を含む砒素ドープ多結晶シリコン膜１５の領域にレジ
ストパターン１６を形成した後、該レジストパターン１
６及び溝部１３以外の熱酸化膜１４が露出するまで弗酸
系のエッチング液で全面エッチングして、溝部１３内に
上部側面が該溝部１３内の熱酸化膜１４内側面と自己整
合となるキャパシタ電極１７を形成すると共に、該キャ
パシタ電極１７の上部に一体的に接続され、該電極１７
から前記溝部１３上部を横切って引出された配線１８を
形成することによって、既述の如く容量の増大化と面積
の縮小化が図られたＭＯＳキャパシタを備え、かつ該Ｍ
ＯＳキャパシタのキャパシタ電極への引出し配線の接続
信頼性を著しく向上したＭＯＳダイナミックＲＡＭを簡
単に製造できる。
部を含む砒素ドープ多結晶シリコン膜１５の領域にレジ
ストパターン１６を形成した後、該レジストパターン１
６及び溝部１３以外の熱酸化膜１４が露出するまで弗酸
系のエッチング液で全面エッチングして、溝部１３内に
上部側面が該溝部１３内の熱酸化膜１４内側面と自己整
合となるキャパシタ電極１７を形成すると共に、該キャ
パシタ電極１７の上部に一体的に接続され、該電極１７
から前記溝部１３上部を横切って引出された配線１８を
形成することによって、既述の如く容量の増大化と面積
の縮小化が図られたＭＯＳキャパシタを備え、かつ該Ｍ
ＯＳキャパシタのキャパシタ電極への引出し配線の接続
信頼性を著しく向上したＭＯＳダイナミックＲＡＭを簡
単に製造できる。
【００３０】また、多結晶シリコン膜を堆積した後、パ
ターニングして前記配線１８の延出部を除く前記キャパ
シタ電極１７の端部と離れた前記酸化膜１９上部分にゲ
ート電極２１を形成し、ゲート電極２１をマスクとして
砒素を前記シリコン基板１１に拡散してｎ+ 拡散層２
２、２３を形成することによって、前記ＭＯＳキャパシ
タの溝部１３側面で前記キャパシタの蓄積層と前記ｎ+
拡散層２２とを良好に接続できる。
ターニングして前記配線１８の延出部を除く前記キャパ
シタ電極１７の端部と離れた前記酸化膜１９上部分にゲ
ート電極２１を形成し、ゲート電極２１をマスクとして
砒素を前記シリコン基板１１に拡散してｎ+ 拡散層２
２、２３を形成することによって、前記ＭＯＳキャパシ
タの溝部１３側面で前記キャパシタの蓄積層と前記ｎ+
拡散層２２とを良好に接続できる。
【００３１】
【発明の効果】以上詳述した如く、本発明によれば容量
の増大化と面積の縮小化が図られたＭＯＳキャパシタを
有し、かつ前記ＭＯＳキャパシタのキャパシタ電極への
引き出し配線の接続信頼性が格段に向上され、さらにＭ
ＯＳキャパシタの溝部側でその蓄積層と不純物拡散層と
を良好に接続することが可能でき、高信頼性で高集積度
のな半導体装置、並びにかかる半導体装置を簡単な工程
で製造し得る方法を提供できる。
の増大化と面積の縮小化が図られたＭＯＳキャパシタを
有し、かつ前記ＭＯＳキャパシタのキャパシタ電極への
引き出し配線の接続信頼性が格段に向上され、さらにＭ
ＯＳキャパシタの溝部側でその蓄積層と不純物拡散層と
を良好に接続することが可能でき、高信頼性で高集積度
のな半導体装置、並びにかかる半導体装置を簡単な工程
で製造し得る方法を提供できる。
【図１】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図２】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図３】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図４】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図５】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図６】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図７】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図８】本発明の実施例における半導体装置の製造工程
を示す断面図。
を示す断面図。
【図９】従来のＭＯＳキャパシタを示す断面図。
【図１０】凹形ＭＯＳキャパシタを示す断面図である。
１１…ｐ型シリコン基板、１２…フィールド酸化膜、１
３…溝部、１６…レジストパターン、１７…キャパシタ
電極、１８…引出し配線、２１…ゲート電極、２２、２
３…ｎ＋拡散層。
３…溝部、１６…レジストパターン、１７…キャパシタ
電極、１８…引出し配線、２１…ゲート電極、２２、２
３…ｎ＋拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (2)
- 【請求項１】 一導電型の半導体基板； 前記基板の所望部分に設けられた溝部と、前記溝部内面
に形成された絶縁膜と、前記溝部内に上部側面が前記絶
縁膜の内側面と一致するように埋め込まれたキャパシタ
電極と、前記キャパシタ電極の上部に一体的に接続さ
れ、該電極から前記溝部の上部を横切って引き出された
配線とからなるＭＯＳキャパシタ； 前記半導体基板上の前記配線の延出部を除く前記キャパ
シタ電極の端部と離れた部分に酸化膜を介して形成され
たゲート電極； 前記ゲート電極と前記キャパシタ電極の間に位置する前
記基板表面、及び前記キャパシタ電極側とは異なる側の
前記ゲート電極に隣接された前記基板表面にそれぞれ形
成された前記基板と逆導電型の不純物拡散層； を具備し、 前記キャパシタの蓄積層と前記不純物拡散層とは、前記
ＭＯＳキャパシタの溝部側面で接続されている ことを特
徴とする半導体装置。 - 【請求項２】 半導体基板の所望部分に溝部を設ける工
程； 前記溝部内面に絶縁膜を形成する工程； 電極材料を堆積して少なくとも前記溝部内に電極材料で
埋め込む工程； 前記溝部上の一部を含む電極材料の領域をマスク材で覆
った後、該マスク材及び前記溝部を除く領域上の電極材
料が除去されるまでエッチングすることにより前記溝部
内に上部側面が前記絶縁膜の内側面と自己整合となるキ
ャパシタ電極を形成すると共に、前記キャパシタ電極の
上部に一体的に接続され、該電極から前記溝部上部を横
切って引き出された配線を形成してＭＯＳキャパシタを
作製する工程； 前記半導体基板表面に薄い酸化膜を形成した後、前記半
導体基板上の前記配線の延出部を除く前記キャパシタ電
極の端部と離れた前記酸化膜上部分にゲート電極を形成
する工程； 前記ゲート電極と前記キャパシタ電極の間に位置する前
記基板表面、及び前記キャパシタ電極側とは異なる側の
前記ゲート電極に隣接された前記基板表面に前記基板と
逆導電型の不純物拡散層をそれぞれ形成することにより
前記ＭＯＳキャ パシタの溝部側面において前記キャパシ
タの蓄積層と前記不純物拡散層とを接続する工程； を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125603A JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
| JP3183716A JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125603A JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
| JP3183716A JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125603A Division JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267612A JPH05267612A (ja) | 1993-10-15 |
| JPH081931B2 true JPH081931B2 (ja) | 1996-01-10 |
Family
ID=26461992
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125603A Granted JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
| JP3183716A Expired - Lifetime JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125603A Granted JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS6323351A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323351A (ja) * | 1987-05-22 | 1988-01-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812739B2 (ja) * | 1975-05-07 | 1983-03-10 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS5948547B2 (ja) * | 1976-06-18 | 1984-11-27 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS6323351A (ja) * | 1987-05-22 | 1988-01-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2846411B2 (ja) * | 1990-06-07 | 1999-01-13 | 旭化成工業株式会社 | 新規共重合体ラテックスの製造方法 |
-
1987
- 1987-05-22 JP JP62125603A patent/JPS6323351A/ja active Granted
-
1991
- 1991-06-28 JP JP3183716A patent/JPH081931B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441506B2 (ja) | 1992-07-08 |
| JPH05267612A (ja) | 1993-10-15 |
| JPS6323351A (ja) | 1988-01-30 |
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