JPH0441506B2 - - Google Patents
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- JPH0441506B2 JPH0441506B2 JP62125603A JP12560387A JPH0441506B2 JP H0441506 B2 JPH0441506 B2 JP H0441506B2 JP 62125603 A JP62125603 A JP 62125603A JP 12560387 A JP12560387 A JP 12560387A JP H0441506 B2 JPH0441506 B2 JP H0441506B2
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- JP
- Japan
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- groove
- electrode
- oxide film
- substrate
- capacitor
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置及びその製造方法に関
し、特にMOSキヤパシタの構造を改良した半導
体装置及びMOSキヤパシタの形成工程を改良し
た半導体装置の製造方法に係わる。
し、特にMOSキヤパシタの構造を改良した半導
体装置及びMOSキヤパシタの形成工程を改良し
た半導体装置の製造方法に係わる。
（従来の技術）
近年、半導体集積回路の高集積化の要請から素
子の寸法を縮小させることが試みられている。例
えば第２図に示すように半導体基板１の主面に絶
縁膜２を介してキヤパシタ電極を設けることより
記憶を蓄えるためのMOSキヤパシタを形成した
MOSダイラミツクRAMにおいて、キヤパシタ電
極３の面積を縮小して集積度を高めることが考え
られる。しかしながら、かかる構造のMOSキヤ
パシタではキヤパシタ電極３の面積を小さくする
と、キヤパシタに蓄えられる電荷の量が少なくな
り、ノイズ等に対するマージンがとれなくなる問
題がある。
子の寸法を縮小させることが試みられている。例
えば第２図に示すように半導体基板１の主面に絶
縁膜２を介してキヤパシタ電極を設けることより
記憶を蓄えるためのMOSキヤパシタを形成した
MOSダイラミツクRAMにおいて、キヤパシタ電
極３の面積を縮小して集積度を高めることが考え
られる。しかしながら、かかる構造のMOSキヤ
パシタではキヤパシタ電極３の面積を小さくする
と、キヤパシタに蓄えられる電荷の量が少なくな
り、ノイズ等に対するマージンがとれなくなる問
題がある。
このようなことから、MOSキヤパシタを構
成する絶縁膜の厚さを薄くすること、MOSキ
ヤパシタを構成する絶縁膜として従来用いられて
いるSiO2膜の代わりに誘電率の大きいSi3N4膜等
を使用すること、が知られている。しかしなが
ら、かかる構造のMOSキヤバシタでは絶縁膜の
耐圧や膜質（ピンホール等）の点で問題があり、
キヤバシタ電極の面積を縮小するのには限界があ
つた。
成する絶縁膜の厚さを薄くすること、MOSキ
ヤパシタを構成する絶縁膜として従来用いられて
いるSiO2膜の代わりに誘電率の大きいSi3N4膜等
を使用すること、が知られている。しかしなが
ら、かかる構造のMOSキヤバシタでは絶縁膜の
耐圧や膜質（ピンホール等）の点で問題があり、
キヤバシタ電極の面積を縮小するのには限界があ
つた。
また、所定の容量を維持しつつMOSキヤパシ
タの面積を縮小する別の方法として、以下に述べ
る凹形MOSキヤパシタ（又はＶ形MOSキヤパシ
タ）が知られている。即ち、このキヤパシタは第
３図に示すように半導体基板１にＶ型の凹部４を
形成し、この凹部４に絶縁膜２′を介してキヤパ
シタ電極３′を設けてた構造になつている。かか
る凹形キヤパシタは、凹部４の深さや形状を変え
ることによつてキヤパシタ電極３′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、前記凹形
MOSキヤパシタでは凹部４とキヤパシタ電極
３′とのセルフアランイが難しく、マスク合せず
れを考慮して凹部４の両側に余裕(A)をとる必要が
あり、MOSキヤパシタの縮小化の妨げとなり、
ひいてはMOSダイナミツクRAMの高集積化にと
つて大きな問題となつていた。
タの面積を縮小する別の方法として、以下に述べ
る凹形MOSキヤパシタ（又はＶ形MOSキヤパシ
タ）が知られている。即ち、このキヤパシタは第
３図に示すように半導体基板１にＶ型の凹部４を
形成し、この凹部４に絶縁膜２′を介してキヤパ
シタ電極３′を設けてた構造になつている。かか
る凹形キヤパシタは、凹部４の深さや形状を変え
ることによつてキヤパシタ電極３′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、前記凹形
MOSキヤパシタでは凹部４とキヤパシタ電極
３′とのセルフアランイが難しく、マスク合せず
れを考慮して凹部４の両側に余裕(A)をとる必要が
あり、MOSキヤパシタの縮小化の妨げとなり、
ひいてはMOSダイナミツクRAMの高集積化にと
つて大きな問題となつていた。
（発明が解決しようとする問題点）
本発明は、上記従来の問題点を解決するために
なされたもので、容量の増大化と面積の縮小化が
図られたMOSキヤパシタを有し、かつ前記MOS
キヤパシタのキヤパシタ電極への引き出し配線の
接続信頼性が格段に向上され、さらに前記キヤパ
シタ電極とトランジスタのゲート電極間の絶縁耐
圧を向上し、しかも不必要なマージン取ることな
く設計寸法通りのチヤンネル長を有するカツトオ
フ特性の良好なゲート電極が形成された半導体装
置、並びにかかる半導体装置を簡単な工程で製造
し得る方法を提供しようとするものである。
なされたもので、容量の増大化と面積の縮小化が
図られたMOSキヤパシタを有し、かつ前記MOS
キヤパシタのキヤパシタ電極への引き出し配線の
接続信頼性が格段に向上され、さらに前記キヤパ
シタ電極とトランジスタのゲート電極間の絶縁耐
圧を向上し、しかも不必要なマージン取ることな
く設計寸法通りのチヤンネル長を有するカツトオ
フ特性の良好なゲート電極が形成された半導体装
置、並びにかかる半導体装置を簡単な工程で製造
し得る方法を提供しようとするものである。
［発明の構成］
（課題を解決するための手段）
本発明に係わる半導体装置は、
一導電型のシリコン基板；
前記基板の所望部分に設けられた溝部と、前記
溝部内面に形成された絶縁膜と、前記溝部内に上
部側面が前記絶縁膜の内側面と一致するように埋
め込まれた不純物を含む多結晶シリコンからなる
キヤパシタ電極と、前記キヤパシタ電極の上部に
一体的に接続され、該電極から前記溝部の上部を
横切つて引き出された配線とからなるMOSキヤ
パシタ； 前記シリコン基板の表面に形成された薄い酸化
膜； 前記溝部内の不純物を含む多結晶シリコンから
なるキヤパシタ電極表面に形成された厚い酸化
膜； 前記基板表面の薄い酸化膜上から前記厚い酸化
膜上に延出して形成されたゲート電極； 前記ゲート電極に隣接した前記基板表面に形成
された前記基板と逆導電型の不純物拡散層； を具備したことを特徴とするものである。
溝部内面に形成された絶縁膜と、前記溝部内に上
部側面が前記絶縁膜の内側面と一致するように埋
め込まれた不純物を含む多結晶シリコンからなる
キヤパシタ電極と、前記キヤパシタ電極の上部に
一体的に接続され、該電極から前記溝部の上部を
横切つて引き出された配線とからなるMOSキヤ
パシタ； 前記シリコン基板の表面に形成された薄い酸化
膜； 前記溝部内の不純物を含む多結晶シリコンから
なるキヤパシタ電極表面に形成された厚い酸化
膜； 前記基板表面の薄い酸化膜上から前記厚い酸化
膜上に延出して形成されたゲート電極； 前記ゲート電極に隣接した前記基板表面に形成
された前記基板と逆導電型の不純物拡散層； を具備したことを特徴とするものである。
前記溝部は、一般的に前記半導体基板に複数設
けられる。また、異なる深さの溝部を前記半導体
基板に設けることも可能である。
けられる。また、異なる深さの溝部を前記半導体
基板に設けることも可能である。
前記絶縁膜としては、例えばSiO2膜やSi3N4膜
等を挙げることができる。かかる絶縁膜は、前記
溝部内を全て埋め込まず溝部の内側面及び底面に
薄く形成することが必要である。
等を挙げることができる。かかる絶縁膜は、前記
溝部内を全て埋め込まず溝部の内側面及び底面に
薄く形成することが必要である。
前記不純物を含む多結晶シリコンとしては、例
えば燐ドープ多結晶シリコン、砒素ドープ多結晶
シリコン等を挙げることができる。
えば燐ドープ多結晶シリコン、砒素ドープ多結晶
シリコン等を挙げることができる。
本発明に係わる半導体装置の製造方法は、
一導電型のシリコン基板の所望部分に溝部を設
ける工程； 前記溝部内面に絶縁膜を形成する工程； 不純物を含む多結晶シリコンからなる電極材料
を堆積して少なくとも前記溝部内に前記電極材料
を埋め込む工程； 前記溝部上の一部を含むを前記電極材料の領域
をマスク材で覆つた後、前記マスク材及び前記溝
部を除く領域上の電極材料が除去されるまでエツ
チングすることにより前記溝部内に上部側面が前
記絶縁膜の内側面と自己整合となるキヤパシタ電
極を形成すると共に、前記キヤパシタ電極の上部
に一体的に接続され、該電極から前記溝部上部を
横切つて引き出された配線を形成してMOSキヤ
パシタを作製する工程； 熱酸化を施して前記シリコン基板表面に薄い酸
化膜を、前記溝部内の不純物を含む多結晶シリコ
ンからなるキヤパシタ電極表面に厚い酸化膜をそ
れぞれ形成する工程； ゲート電極を前記基板表面の薄い酸化膜上から
前記キヤパシタ電極表面の厚い酸化膜上に延出さ
せて形成する工程； 前記ゲート電極に隣接した前記基板表面に前記
基板と逆導電型の不純物拡散層を形成する工程； を具備したことを特徴とするものである。
ける工程； 前記溝部内面に絶縁膜を形成する工程； 不純物を含む多結晶シリコンからなる電極材料
を堆積して少なくとも前記溝部内に前記電極材料
を埋め込む工程； 前記溝部上の一部を含むを前記電極材料の領域
をマスク材で覆つた後、前記マスク材及び前記溝
部を除く領域上の電極材料が除去されるまでエツ
チングすることにより前記溝部内に上部側面が前
記絶縁膜の内側面と自己整合となるキヤパシタ電
極を形成すると共に、前記キヤパシタ電極の上部
に一体的に接続され、該電極から前記溝部上部を
横切つて引き出された配線を形成してMOSキヤ
パシタを作製する工程； 熱酸化を施して前記シリコン基板表面に薄い酸
化膜を、前記溝部内の不純物を含む多結晶シリコ
ンからなるキヤパシタ電極表面に厚い酸化膜をそ
れぞれ形成する工程； ゲート電極を前記基板表面の薄い酸化膜上から
前記キヤパシタ電極表面の厚い酸化膜上に延出さ
せて形成する工程； 前記ゲート電極に隣接した前記基板表面に前記
基板と逆導電型の不純物拡散層を形成する工程； を具備したことを特徴とするものである。
次に、本発明の半導体装置の製造方法を詳細に
説明する。
説明する。
まず、半導体基板上に溝部形成予定部が除去さ
れたマスク材、例えばレジストパターン、絶縁膜
パターンを形成した後、該マスク材から露出する
基板部分を所望深さ選択エツチングして溝部を形
成する。この場合、エツチング手段としては反応
性イオンビームエツチング又はリアクテイブイオ
ンエツチングを用いれば、側面が略垂直な溝部を
形成できる。但し、その他のエツチング手段で逆
テーパ状の側面を有する溝部を形成してもよい。
溝部の数は、素子領域内に１つ又は２つ以上形成
してもよく、特に溝部の深さを変えることにより
容量の異なるMOSキヤパシタを形成できる。
れたマスク材、例えばレジストパターン、絶縁膜
パターンを形成した後、該マスク材から露出する
基板部分を所望深さ選択エツチングして溝部を形
成する。この場合、エツチング手段としては反応
性イオンビームエツチング又はリアクテイブイオ
ンエツチングを用いれば、側面が略垂直な溝部を
形成できる。但し、その他のエツチング手段で逆
テーパ状の側面を有する溝部を形成してもよい。
溝部の数は、素子領域内に１つ又は２つ以上形成
してもよく、特に溝部の深さを変えることにより
容量の異なるMOSキヤパシタを形成できる。
次いで、前記マスク材を除去した後、溝部内面
に絶縁膜を形成する。この場合、溝部の内部全体
を絶縁膜で埋込まずに、溝部の側面及び底面に薄
い絶縁膜を形成することが必要である。かかる絶
縁膜の形成手段としては、例えば熱酸化により熱
酸化膜を形成する方法、CVD法によりSiO2膜や
Si3N4膜などを形成する方法等を採用し得る。
に絶縁膜を形成する。この場合、溝部の内部全体
を絶縁膜で埋込まずに、溝部の側面及び底面に薄
い絶縁膜を形成することが必要である。かかる絶
縁膜の形成手段としては、例えば熱酸化により熱
酸化膜を形成する方法、CVD法によりSiO2膜や
Si3N4膜などを形成する方法等を採用し得る。
次いで、不純物を含む多結晶シリコンからなる
電極材料を堆積して少なくとも前記溝部内に前記
電極材料を埋め込む。この工程において、前記電
極材料は前記溝部の開口部幅の半分以上の厚さと
なるように堆積することが望ましい。つづいて、
前記溝部上の一部を含むを前記電極材料の領域を
マスク材（例えばレジストパターン）で覆つた
後、前記マスク材及び前記溝部を除く領域上の電
極材料が除去されるまでエツチングすることによ
り前記溝部内に上部側面が前記絶縁膜の内側面と
自己整合となるキヤパシタ電極を形成すると共
に、前記キヤパシタ電極の上部に一体的に接続さ
れ、該電極から前記溝部上部を横切つて引き出さ
れた配線を形成してMOSキヤパシタを作製する。
電極材料を堆積して少なくとも前記溝部内に前記
電極材料を埋め込む。この工程において、前記電
極材料は前記溝部の開口部幅の半分以上の厚さと
なるように堆積することが望ましい。つづいて、
前記溝部上の一部を含むを前記電極材料の領域を
マスク材（例えばレジストパターン）で覆つた
後、前記マスク材及び前記溝部を除く領域上の電
極材料が除去されるまでエツチングすることによ
り前記溝部内に上部側面が前記絶縁膜の内側面と
自己整合となるキヤパシタ電極を形成すると共
に、前記キヤパシタ電極の上部に一体的に接続さ
れ、該電極から前記溝部上部を横切つて引き出さ
れた配線を形成してMOSキヤパシタを作製する。
次いで、熱酸化を施す。この工程において、前
記基板はシリコン（単結晶シリコン）からなるた
め前記基板表面に薄い酸化膜が形成され、かつ前
記溝部内のキヤパシタ電極は不純物を含む多結晶
シリコンからなるために前記電極表面に厚い酸化
膜が形成される。つづいて、全面にゲート電極材
料を堆積し、パターンニングすることによりゲー
ト電極を前記基板表面の薄い酸化膜上から前記キ
ヤパシタ電極表面の厚い酸化膜上に延出させて形
成する。この後、前記ゲート電極に隣接した前記
基板表面にイオン注入、熱拡散等により前記基板
と逆導電型の不純物拡散層を形成して半導体装置
を製造する。
記基板はシリコン（単結晶シリコン）からなるた
め前記基板表面に薄い酸化膜が形成され、かつ前
記溝部内のキヤパシタ電極は不純物を含む多結晶
シリコンからなるために前記電極表面に厚い酸化
膜が形成される。つづいて、全面にゲート電極材
料を堆積し、パターンニングすることによりゲー
ト電極を前記基板表面の薄い酸化膜上から前記キ
ヤパシタ電極表面の厚い酸化膜上に延出させて形
成する。この後、前記ゲート電極に隣接した前記
基板表面にイオン注入、熱拡散等により前記基板
と逆導電型の不純物拡散層を形成して半導体装置
を製造する。
（作用）
本発明に係わる半導体装置によれば、一導電型
のシリコン基板の所望部分に設けられた溝部と、
前記溝部内面に形成された絶縁膜と、前記溝部内
に上部側面が前記絶縁膜の内側面と一致するよう
に埋め込まれた、つまり前記溝部内に自己整合的
に埋め込まれた不純物を含む多結晶シリコンから
なるキヤパシタ電極と、前記キヤパシタ電極の上
部に一体的に接続され、該電極から前記溝部の上
部を横切つて引き出された配線とからMOSキヤ
パシタを構成することによつて、前記キヤパシタ
電極の面積を前記溝部の開口面積で決定できるた
め、前記MOSキヤパシタのメモリセルに平面的
に占める面積を縮小化できる。しかも、前記
MOSキヤパシタは溝部内に絶縁膜を挟んでキヤ
パシタ電極が埋め込まれた構造を有するため、平
面的に占める面積を縮小化されているにもかかわ
らず、高容量化できる。その結果、メモリセル等
の素子の微細化、高集積化を達成できる。なお、
溝部の深さを変えることによつて、目的とする容
量を有するMOSキヤパシタを実現できる。
のシリコン基板の所望部分に設けられた溝部と、
前記溝部内面に形成された絶縁膜と、前記溝部内
に上部側面が前記絶縁膜の内側面と一致するよう
に埋め込まれた、つまり前記溝部内に自己整合的
に埋め込まれた不純物を含む多結晶シリコンから
なるキヤパシタ電極と、前記キヤパシタ電極の上
部に一体的に接続され、該電極から前記溝部の上
部を横切つて引き出された配線とからMOSキヤ
パシタを構成することによつて、前記キヤパシタ
電極の面積を前記溝部の開口面積で決定できるた
め、前記MOSキヤパシタのメモリセルに平面的
に占める面積を縮小化できる。しかも、前記
MOSキヤパシタは溝部内に絶縁膜を挟んでキヤ
パシタ電極が埋め込まれた構造を有するため、平
面的に占める面積を縮小化されているにもかかわ
らず、高容量化できる。その結果、メモリセル等
の素子の微細化、高集積化を達成できる。なお、
溝部の深さを変えることによつて、目的とする容
量を有するMOSキヤパシタを実現できる。
また、前記キヤパシタ電極上部に配線を一体的
に接続することにより、前記溝部内に埋め込まれ
た面積の小さいキヤパシタ電極に別の工程で配線
を接続（通常コンタクトホールを通して接続）す
る場合に比べて前記キヤパシタ電極に対する前記
配線の接続信頼性を格段に向上できる。
に接続することにより、前記溝部内に埋め込まれ
た面積の小さいキヤパシタ電極に別の工程で配線
を接続（通常コンタクトホールを通して接続）す
る場合に比べて前記キヤパシタ電極に対する前記
配線の接続信頼性を格段に向上できる。
さらに、前記シリコン基板の表面に薄い酸化膜
形成し、前記溝部内の不純物を含む多結晶シリコ
ンからなるキヤパシタ電極表面に厚い酸化膜を形
成し、前記基板表面の薄い酸化膜上から前記キヤ
パシタ電極表面の厚い酸化膜上に延出してゲート
電極を設けることによつて、前記キヤパシタ電極
と前記ゲート電極の間の絶縁耐圧を著しく向上す
ることができる。
形成し、前記溝部内の不純物を含む多結晶シリコ
ンからなるキヤパシタ電極表面に厚い酸化膜を形
成し、前記基板表面の薄い酸化膜上から前記キヤ
パシタ電極表面の厚い酸化膜上に延出してゲート
電極を設けることによつて、前記キヤパシタ電極
と前記ゲート電極の間の絶縁耐圧を著しく向上す
ることができる。
更にまた、前記キヤパシタ電極を前記溝部内に
自己整合的に形成することによつて、前記基板表
面の薄い酸化膜上から前記キヤパシタ電極表面の
厚い酸化膜上に延出させて設けたゲート電極のチ
ヤンネル長（前記基板表面の薄い酸化膜上の部分
に相当）が前記キヤパシタ電極の位置状態に依存
して設計寸法より変動する、特に設計寸法よりチ
ヤンネル長が短くなるのを回避できる。その結
果、前記ゲート電極のチヤンネル長を設計寸法に
するための余裕を取る必要がなくなるため、メモ
リセルに占めるゲート電極の面積を縮小でき、高
集積度の半導体装置を得ることができる。
自己整合的に形成することによつて、前記基板表
面の薄い酸化膜上から前記キヤパシタ電極表面の
厚い酸化膜上に延出させて設けたゲート電極のチ
ヤンネル長（前記基板表面の薄い酸化膜上の部分
に相当）が前記キヤパシタ電極の位置状態に依存
して設計寸法より変動する、特に設計寸法よりチ
ヤンネル長が短くなるのを回避できる。その結
果、前記ゲート電極のチヤンネル長を設計寸法に
するための余裕を取る必要がなくなるため、メモ
リセルに占めるゲート電極の面積を縮小でき、高
集積度の半導体装置を得ることができる。
また、本発明に係わる半導体装置の製造方法に
よれば一導電型のシリコン基板の所望部分に溝部
を設け、前記溝部内面に絶縁膜を形成し、不純物
を含む多結晶シリコンからなる電極材料を堆積し
て少なくとも前記溝部内に前記電極材料を埋め込
み、さらに前記溝部上の一部を含むを前記電極材
料の領域をマスク材で覆つた後、前記マスク材及
び前記溝部を除く領域上の電極材料が除去される
までエツチングすることによつて、前記溝部内に
上部側面が前記絶縁膜の内側面と自己整合となる
キヤパシタ電極を形成できると共に、前記キヤパ
シタ電極の上部に一体的に接続され、該電極から
前記溝部上部を横切つて引き出された配線を形成
できる。その結果、メモリセルに平面的に占める
キヤパシタ電極の面積を縮小化できると共に高容
量化でき、かつ前記キヤパシタ電極に対する前記
配線の接続信頼性が格段に向上されたMOSキヤ
パシタを作製できる。
よれば一導電型のシリコン基板の所望部分に溝部
を設け、前記溝部内面に絶縁膜を形成し、不純物
を含む多結晶シリコンからなる電極材料を堆積し
て少なくとも前記溝部内に前記電極材料を埋め込
み、さらに前記溝部上の一部を含むを前記電極材
料の領域をマスク材で覆つた後、前記マスク材及
び前記溝部を除く領域上の電極材料が除去される
までエツチングすることによつて、前記溝部内に
上部側面が前記絶縁膜の内側面と自己整合となる
キヤパシタ電極を形成できると共に、前記キヤパ
シタ電極の上部に一体的に接続され、該電極から
前記溝部上部を横切つて引き出された配線を形成
できる。その結果、メモリセルに平面的に占める
キヤパシタ電極の面積を縮小化できると共に高容
量化でき、かつ前記キヤパシタ電極に対する前記
配線の接続信頼性が格段に向上されたMOSキヤ
パシタを作製できる。
また、キヤパシタ電極を不純物を含む多結晶シ
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板表面に薄い酸化膜を、前記溝部内の不純物を
含む多結晶シリコンからなるキヤパシタ電極表面
に厚い酸化膜をそれぞれ形成できる。その結果、
ゲート電極を前記基板表面の薄い酸化膜上から前
記キヤパシタ電極表面の厚い酸化膜上に延出させ
て形成することによつて、前記キヤパシタ電極と
前記ゲート電極の間には十分に厚い前記酸化膜を
介在させることができるため、それらの間の絶縁
耐圧を著しく向上できると共に、それらの間の容
量を低減してメモリセルの高速動作を達成するこ
とができる。
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板表面に薄い酸化膜を、前記溝部内の不純物を
含む多結晶シリコンからなるキヤパシタ電極表面
に厚い酸化膜をそれぞれ形成できる。その結果、
ゲート電極を前記基板表面の薄い酸化膜上から前
記キヤパシタ電極表面の厚い酸化膜上に延出させ
て形成することによつて、前記キヤパシタ電極と
前記ゲート電極の間には十分に厚い前記酸化膜を
介在させることができるため、それらの間の絶縁
耐圧を著しく向上できると共に、それらの間の容
量を低減してメモリセルの高速動作を達成するこ
とができる。
更に、前記キヤパシタ電極を前記溝部内に自己
整合的に形成することによつて、ゲート電極を前
記基板表面の薄い酸化膜上から前記キヤパシタ電
極表面の厚い酸化膜上に延出させる工程に際し、
前記ゲート電極のチヤンネル長（前記基板表面の
薄い酸化膜上の部分に相当）が前記キヤパシタ電
極の位置状態に依存して設計寸法より変動する、
特に設計寸法よりチヤンネル長が短くなるのを回
避できる。その結果、ゲート電極の形成に際して
チヤンネル長を設計寸法にするための余裕を取る
必要がなくなるため、メモリセルに占めるゲート
電極の面積を縮小でき、高集積度の半導体装置を
製造できる。
整合的に形成することによつて、ゲート電極を前
記基板表面の薄い酸化膜上から前記キヤパシタ電
極表面の厚い酸化膜上に延出させる工程に際し、
前記ゲート電極のチヤンネル長（前記基板表面の
薄い酸化膜上の部分に相当）が前記キヤパシタ電
極の位置状態に依存して設計寸法より変動する、
特に設計寸法よりチヤンネル長が短くなるのを回
避できる。その結果、ゲート電極の形成に際して
チヤンネル長を設計寸法にするための余裕を取る
必要がなくなるため、メモリセルに占めるゲート
電極の面積を縮小でき、高集積度の半導体装置を
製造できる。
（発明の実施例）
以下、本発明をMOSダイナミツクRAMに適用
した例について第１図ａ〜ｉに示す製造方法を併
記して詳細に説明する。
した例について第１図ａ〜ｉに示す製造方法を併
記して詳細に説明する。
まず、第１図ａに示すようにｐ型シリコン基板
１１に選択酸化法によつて素子分離のためのフイ
ールド酸化膜１２を形成した。つづいて、スパツ
タエツチングを用いた写真蝕刻法によりシリコン
基板１１の素子領域の一部に幅1μm、長さ3μm、
深さ2.5μmの溝部１３を形成した（同図ｂ図示）。
１１に選択酸化法によつて素子分離のためのフイ
ールド酸化膜１２を形成した。つづいて、スパツ
タエツチングを用いた写真蝕刻法によりシリコン
基板１１の素子領域の一部に幅1μm、長さ3μm、
深さ2.5μmの溝部１３を形成した（同図ｂ図示）。
次いで、1000℃のドライ酸素雰囲気中で熱酸化
処理を施した。この時、同図ｃに示すように溝部
１３を含むシリコン基板１１全面に厚さ300〓の
熱酸化膜１４が成長された。つづいて、CVD法
により厚さ6000〓の燐ドープ多結晶シリコン膜を
堆積した。この時、同図ｄに示すようにシリコン
基板１１に燐ドープ多結晶シリコン膜１５が被着
されると共に、幅が1μmの前記溝部１３の開口部
まで同多結晶シリコンで埋め込まれた。
処理を施した。この時、同図ｃに示すように溝部
１３を含むシリコン基板１１全面に厚さ300〓の
熱酸化膜１４が成長された。つづいて、CVD法
により厚さ6000〓の燐ドープ多結晶シリコン膜を
堆積した。この時、同図ｄに示すようにシリコン
基板１１に燐ドープ多結晶シリコン膜１５が被着
されると共に、幅が1μmの前記溝部１３の開口部
まで同多結晶シリコンで埋め込まれた。
次いで、溝部１３の一部を含む燐ドープ多結晶
シリコン膜１５の領域にレジストパターン１６を
形成した（同図ｅ図示）。つづいて、このレジス
トパターン１６及び溝部１３以外の熱酸化膜１４
が露出するまで弗酸系のエツチング液で全面エツ
チングして溝部１３内に燐ドープ多結晶シリコン
を残置させて溝部１３内にキヤパシタ電極１７を
形成すると共に、該キヤパシタ電極１７の上部に
一体的に接続され、該電極１７から前記溝部１３
内面の熱酸化膜１４の一部を横切つて引出された
配線１８を形成した（同図ｆ図示）。この時、キ
ヤパシタ電極１７はその上部側面が溝部１３内の
キヤパシタ絶縁膜となる熱酸化膜１４内側面と一
致して該溝部１３内に埋込まれた状態となる。
シリコン膜１５の領域にレジストパターン１６を
形成した（同図ｅ図示）。つづいて、このレジス
トパターン１６及び溝部１３以外の熱酸化膜１４
が露出するまで弗酸系のエツチング液で全面エツ
チングして溝部１３内に燐ドープ多結晶シリコン
を残置させて溝部１３内にキヤパシタ電極１７を
形成すると共に、該キヤパシタ電極１７の上部に
一体的に接続され、該電極１７から前記溝部１３
内面の熱酸化膜１４の一部を横切つて引出された
配線１８を形成した（同図ｆ図示）。この時、キ
ヤパシタ電極１７はその上部側面が溝部１３内の
キヤパシタ絶縁膜となる熱酸化膜１４内側面と一
致して該溝部１３内に埋込まれた状態となる。
次いで、キヤパシタ電極１７及び配線１８をマ
スクとしてシリコン基板１１主面上の熱酸化膜１
４部分を選択的にエツチング除去して溝部１３内
に残置させた熱酸化膜によりキヤパシタの絶縁膜
１９を形成した。つづいて、1000℃のドライ酸素
雰囲気で熱酸化処理を施した。この時、同図ｇに
示すように露出するシリコン基板１１主面上に厚
さ750〓の熱酸化膜１８が、燐ドープ多結晶シリ
コンからなるキヤパシタ電極１７及び配線１８の
露出表面には厚さ1200〓程度の厚い酸化膜２１が
夫々成長された。
スクとしてシリコン基板１１主面上の熱酸化膜１
４部分を選択的にエツチング除去して溝部１３内
に残置させた熱酸化膜によりキヤパシタの絶縁膜
１９を形成した。つづいて、1000℃のドライ酸素
雰囲気で熱酸化処理を施した。この時、同図ｇに
示すように露出するシリコン基板１１主面上に厚
さ750〓の熱酸化膜１８が、燐ドープ多結晶シリ
コンからなるキヤパシタ電極１７及び配線１８の
露出表面には厚さ1200〓程度の厚い酸化膜２１が
夫々成長された。
次いで、多結晶シリコン膜を堆積した後、パタ
ーニングしてゲート電極２２を形成した（同図ｈ
図示）。ひきつづき、ゲート電極２２をマスクと
して熱酸化膜２０を選択エツチングしてゲート絶
縁膜２３を形成した後、砒素をシリコン基板１１
に拡散してデジツトラインとなるn+拡散層２４
を形成した。その後、全面にCVD法により低温
酸化膜２５を堆積し、コンタクトホール２６を開
孔した後、Ａ配線２７を形成してMOSダイナ
ミツクRAMを製造した（同図ｉ図示）。
ーニングしてゲート電極２２を形成した（同図ｈ
図示）。ひきつづき、ゲート電極２２をマスクと
して熱酸化膜２０を選択エツチングしてゲート絶
縁膜２３を形成した後、砒素をシリコン基板１１
に拡散してデジツトラインとなるn+拡散層２４
を形成した。その後、全面にCVD法により低温
酸化膜２５を堆積し、コンタクトホール２６を開
孔した後、Ａ配線２７を形成してMOSダイナ
ミツクRAMを製造した（同図ｉ図示）。
しかして、本発明のMOSダイナミツクRAMは
第１図ｉに示すようにｐ型シリコン基板１１の所
望部分に設けられた溝部１３と、この溝部１３内
面に形成されたキヤパシタの絶縁膜１９と、この
絶縁膜１９の内側面と一致するように埋め込まれ
たキヤパシタ電極１７と、このキヤパシタ電極１
７の上部に一体的に接続され、前記電極１７から
前記溝部１３上部を横切つて引き出された配線１
８とからなるMOSキヤパシタを備え、かつ前記
シリコン基板１１の表面に薄い酸化膜２０を、前
記燐ドープ多結晶シリコンからなるキヤパシタ電
極１７の表面に厚い酸化膜２１をそれぞれ形成
し、ゲート電極２２を前記基板１１表面の薄い酸
化膜２０上から前記キヤパシタ電極１７表面の厚
い酸化膜２１上に延出して形成し、さらに前記ゲ
ート電極２２に隣接した前記基板１１表面に前記
基板１２と逆導電型であるn+拡散層２４を形成
した構造になつている。その結果、前記キヤパシ
タ電極１７はシリコン基板１１に対して平面的に
専有する面積を縮小化できるため、メモリセルの
素子の微細化、高集積化を達成できる。また、
MOSキヤパシタは溝部１３の幅が1μm、深さが
2.5μmでその周囲の面積が23μm2となり、かつ絶
縁膜１９の厚さが300〓であるから、約27fFと充
分な大きさの容量にできる。更に、キヤパシタ電
極１７上部に配線１８を一体的に接続しているた
め、該配線１８の接続信頼性を格段に向上でき
る。
第１図ｉに示すようにｐ型シリコン基板１１の所
望部分に設けられた溝部１３と、この溝部１３内
面に形成されたキヤパシタの絶縁膜１９と、この
絶縁膜１９の内側面と一致するように埋め込まれ
たキヤパシタ電極１７と、このキヤパシタ電極１
７の上部に一体的に接続され、前記電極１７から
前記溝部１３上部を横切つて引き出された配線１
８とからなるMOSキヤパシタを備え、かつ前記
シリコン基板１１の表面に薄い酸化膜２０を、前
記燐ドープ多結晶シリコンからなるキヤパシタ電
極１７の表面に厚い酸化膜２１をそれぞれ形成
し、ゲート電極２２を前記基板１１表面の薄い酸
化膜２０上から前記キヤパシタ電極１７表面の厚
い酸化膜２１上に延出して形成し、さらに前記ゲ
ート電極２２に隣接した前記基板１１表面に前記
基板１２と逆導電型であるn+拡散層２４を形成
した構造になつている。その結果、前記キヤパシ
タ電極１７はシリコン基板１１に対して平面的に
専有する面積を縮小化できるため、メモリセルの
素子の微細化、高集積化を達成できる。また、
MOSキヤパシタは溝部１３の幅が1μm、深さが
2.5μmでその周囲の面積が23μm2となり、かつ絶
縁膜１９の厚さが300〓であるから、約27fFと充
分な大きさの容量にできる。更に、キヤパシタ電
極１７上部に配線１８を一体的に接続しているた
め、該配線１８の接続信頼性を格段に向上でき
る。
また、前記シリコン基板１１表面の薄い酸化膜
２０上から前記キヤパシタ電極１７表面の厚い酸
化膜２１上に延出してゲート電極２２を設けるこ
とによつて、前記キヤパシタ電極１７と前記ゲー
ト電極２２の間の絶縁耐圧を著しく向上すること
ができる。
２０上から前記キヤパシタ電極１７表面の厚い酸
化膜２１上に延出してゲート電極２２を設けるこ
とによつて、前記キヤパシタ電極１７と前記ゲー
ト電極２２の間の絶縁耐圧を著しく向上すること
ができる。
さらに、前記キヤパシタ電極１７を前記溝部１
３内に自己整合的に形成することによつて、前記
基板１１表面の薄い酸化膜２０上から前記キヤパ
シタ電極１７表面の厚い酸化膜２１上に延出させ
て設けたゲート電極２２のチヤンネル長（前記基
板１１表面の薄い酸化膜２０上の部分に相当）が
前記キヤパシタ電極１７の位置状態に依存して設
計寸法より変動する、特に設計寸法よりチヤンネ
ル長が短くなるのを回避できる。その結果、前記
ゲート電極２２のチヤンネル長を設計寸法にする
ための余裕を取る必要がなくなるため、メモリセ
ルに占めるゲート電極の面積を縮小でき、高集積
度のMOSダイナミツクRAMを得ることができ
る。
３内に自己整合的に形成することによつて、前記
基板１１表面の薄い酸化膜２０上から前記キヤパ
シタ電極１７表面の厚い酸化膜２１上に延出させ
て設けたゲート電極２２のチヤンネル長（前記基
板１１表面の薄い酸化膜２０上の部分に相当）が
前記キヤパシタ電極１７の位置状態に依存して設
計寸法より変動する、特に設計寸法よりチヤンネ
ル長が短くなるのを回避できる。その結果、前記
ゲート電極２２のチヤンネル長を設計寸法にする
ための余裕を取る必要がなくなるため、メモリセ
ルに占めるゲート電極の面積を縮小でき、高集積
度のMOSダイナミツクRAMを得ることができ
る。
一方、本発明方法によれば溝部１３上の一部を
含むひつとドープ多結晶シリコン膜１５の領域に
レジストパターン１６を形成した後、該レジシト
パターン１６及び溝１３以外の熱酸化膜１４が露
出するまで弗酸系のエツチング液で全面エツチン
グして、溝部１３内に上部側面が該溝部１３内の
熱酸化膜１４内側面と自己整合となるキヤパシタ
電極１７を形成すると共に、該キヤパシタ電極１
７の上部に一体的に接続され、該電極１７から前
記熱酸化膜１４の一部を横切つて引出された配線
１８を形成することによつて、既述の如く容量の
増大化と面積の縮小化が図られたMOSキヤパシ
タを備え、かつ該MOSキヤパシタのキヤパシタ
電極への引出し配線の接続信頼性を著しく向上し
たMOSダイナミツクRAMを簡単に製造できる。
含むひつとドープ多結晶シリコン膜１５の領域に
レジストパターン１６を形成した後、該レジシト
パターン１６及び溝１３以外の熱酸化膜１４が露
出するまで弗酸系のエツチング液で全面エツチン
グして、溝部１３内に上部側面が該溝部１３内の
熱酸化膜１４内側面と自己整合となるキヤパシタ
電極１７を形成すると共に、該キヤパシタ電極１
７の上部に一体的に接続され、該電極１７から前
記熱酸化膜１４の一部を横切つて引出された配線
１８を形成することによつて、既述の如く容量の
増大化と面積の縮小化が図られたMOSキヤパシ
タを備え、かつ該MOSキヤパシタのキヤパシタ
電極への引出し配線の接続信頼性を著しく向上し
たMOSダイナミツクRAMを簡単に製造できる。
また、キヤパシタ電極１７を燐ドープ多結晶シ
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板１１表面に薄い酸化膜２０を、前記溝部１３
内の燐ドープ多結晶シリコンからなるキヤパシタ
電極１７表面に厚い酸化膜２１をそれぞれ形成で
きる。その結果、ゲート電極２２を前記基板１１
表面の薄い酸化膜２０上から前記キヤパシタ電極
１７表面の厚い酸化膜２１上に延出させて形成す
ることによつて、前記キヤパシタ電極１７と前記
ゲート電極２２の間には十分に厚い前記酸化膜２
１を介在させることができるため、それらの間の
絶縁耐圧を著しく向上できると共に、それらの間
の容量を低減してメモリセルの高速動作を達成す
ることができる。
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板１１表面に薄い酸化膜２０を、前記溝部１３
内の燐ドープ多結晶シリコンからなるキヤパシタ
電極１７表面に厚い酸化膜２１をそれぞれ形成で
きる。その結果、ゲート電極２２を前記基板１１
表面の薄い酸化膜２０上から前記キヤパシタ電極
１７表面の厚い酸化膜２１上に延出させて形成す
ることによつて、前記キヤパシタ電極１７と前記
ゲート電極２２の間には十分に厚い前記酸化膜２
１を介在させることができるため、それらの間の
絶縁耐圧を著しく向上できると共に、それらの間
の容量を低減してメモリセルの高速動作を達成す
ることができる。
［発明の効果］
以上詳述したように、本発明によれば容量の増
大化と面積の縮小化が図られたMOSキヤパシタ
を有し、かつ前記MOSキヤパシタのキヤパシタ
電極への引き出し配線の接続信頼性が格段に向上
され、さらに前記キヤパシタ電極とトランジスタ
のゲート電極間の絶縁耐圧を向上し、しかも不必
要なマージン取ることなく設計寸法通りのチヤン
ネル長を有するカツトオフ特性が良好なゲート電
極を形成でき、ひいては高信頼性で高集積度の半
導体装置、並びにかかる半導体装置を簡単な工程
で製造し得る方法を提供できる。
大化と面積の縮小化が図られたMOSキヤパシタ
を有し、かつ前記MOSキヤパシタのキヤパシタ
電極への引き出し配線の接続信頼性が格段に向上
され、さらに前記キヤパシタ電極とトランジスタ
のゲート電極間の絶縁耐圧を向上し、しかも不必
要なマージン取ることなく設計寸法通りのチヤン
ネル長を有するカツトオフ特性が良好なゲート電
極を形成でき、ひいては高信頼性で高集積度の半
導体装置、並びにかかる半導体装置を簡単な工程
で製造し得る方法を提供できる。
第１図ａ〜ｉは本発明の実施例におけるMOS
ダイナミツクRAMの製造工程を示す断面図、第
２図は従来のMOSキヤパシタを示す断面図、第
３図は凹形MOSキヤパシタを示す断面図である。 １１……ｐ型シリコン基板、１２……フイール
ド酸化膜、１３……溝部、１６……レジストパタ
ーン、１７……キヤパシタ電極、１８……引出し
配線、１９……キヤパシタの絶縁膜、２２……ゲ
ート電極、２３……ゲート酸化膜、２４……n+
拡散層（デジツトライン）、２７……配線。
ダイナミツクRAMの製造工程を示す断面図、第
２図は従来のMOSキヤパシタを示す断面図、第
３図は凹形MOSキヤパシタを示す断面図である。 １１……ｐ型シリコン基板、１２……フイール
ド酸化膜、１３……溝部、１６……レジストパタ
ーン、１７……キヤパシタ電極、１８……引出し
配線、１９……キヤパシタの絶縁膜、２２……ゲ
ート電極、２３……ゲート酸化膜、２４……n+
拡散層（デジツトライン）、２７……配線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型のシリコン基板； 前記基板の所望部分に設けられた溝部と、前記
溝部内面に形成された絶縁膜と、前記溝部内に上
部側面が前記絶縁膜の内側面と一致するように埋
め込まれた不純物を含む多結晶シリコンからなる
キヤパシタ電極と、前記キヤパシタ電極の上部に
一体的に接続され、該電極から前記溝部の上部を
横切つて引き出された配線とからなるMOSキヤ
パシタ； 前記シリコン基板の表面に形成された薄い酸化
膜； 前記溝部内の不純物を含む多結晶シリコンから
なるキヤパシタ電極表面に形成された厚い酸化
膜； 前記基板表面の薄い酸化膜上から前記キヤパシ
タ電極表面の厚い酸化膜上に延出して形成された
ゲート電極； 前記ゲート電極に隣接した前記基板表面に形成
された前記基板と逆導電型の不純物拡散層； を具備したことを特徴とする半導体装置。 ２ 一導電型のシリコン基板の所望部分に溝部を
設ける工程； 前記溝部内面に絶縁膜を形成する工程； 不純物を含む多結晶シリコンからなる電極材料
を堆積して少なくとも前記溝部内に前記電極材料
を埋め込む工程； 前記溝部上の一部を含むを前記電極材料の領域
をマスク材で覆つた後、前記マスク材及び前記溝
部を除く領域上の電極材料が除去されるまでエツ
チングすることにより前記溝部内に上部側面が前
記絶縁膜の内側面と自己整合となるキヤパシタ電
極を形成すると共に、前記キヤパシタ電極の上部
に一体的に接続され、該電極から前記溝部上部を
横切つて引き出された配線を形成してMOSキヤ
パシタを作製する工程； 熱酸化を施して前記シリコン基板表面に薄い酸
化膜を、前記溝部内の不純物を含む多結晶シリコ
ンからなるキヤパシタ電極表面に厚い酸化膜をそ
れぞれ形成する工程； ゲート電極を前記基板表面の薄い酸化膜上から
前記キヤパシタ電極表面の厚い酸化膜上に延出さ
せて形成する工程； 前記ゲート電極に隣接した前記基板表面に前記
基板と逆導電型の不純物拡散層を形成する工程； を具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125603A JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
| JP3183716A JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125603A JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
| JP3183716A JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897879A Division JPS5681968A (en) | 1979-12-07 | 1979-12-07 | Manufacture of semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183716A Division JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323351A JPS6323351A (ja) | 1988-01-30 |
| JPH0441506B2 true JPH0441506B2 (ja) | 1992-07-08 |
Family
ID=26461992
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125603A Granted JPS6323351A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置及びその製造方法 |
| JP3183716A Expired - Lifetime JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183716A Expired - Lifetime JPH081931B2 (ja) | 1987-05-22 | 1991-06-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS6323351A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323351A (ja) * | 1987-05-22 | 1988-01-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812739B2 (ja) * | 1975-05-07 | 1983-03-10 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS5948547B2 (ja) * | 1976-06-18 | 1984-11-27 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
| JPS54121080A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Semiconductor device |
| JPS6323351A (ja) * | 1987-05-22 | 1988-01-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2846411B2 (ja) * | 1990-06-07 | 1999-01-13 | 旭化成工業株式会社 | 新規共重合体ラテックスの製造方法 |
-
1987
- 1987-05-22 JP JP62125603A patent/JPS6323351A/ja active Granted
-
1991
- 1991-06-28 JP JP3183716A patent/JPH081931B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267612A (ja) | 1993-10-15 |
| JPS6323351A (ja) | 1988-01-30 |
| JPH081931B2 (ja) | 1996-01-10 |
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