JPH07120678B2 - ショットキ障壁ゲート電界効果トランジスタの製造方法 - Google Patents
ショットキ障壁ゲート電界効果トランジスタの製造方法Info
- Publication number
- JPH07120678B2 JPH07120678B2 JP62082313A JP8231387A JPH07120678B2 JP H07120678 B2 JPH07120678 B2 JP H07120678B2 JP 62082313 A JP62082313 A JP 62082313A JP 8231387 A JP8231387 A JP 8231387A JP H07120678 B2 JPH07120678 B2 JP H07120678B2
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- JP
- Japan
- Prior art keywords
- electrode
- region
- insulating film
- gate electrode
- refractory metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はショットキ障壁ゲート型電界効果トランジスタ
の製造方法に関し、特に高周波特性、耐圧特性ともに改
善されたショットキ障壁ゲート型電界効果トランジスタ
の製造方法に関する。
の製造方法に関し、特に高周波特性、耐圧特性ともに改
善されたショットキ障壁ゲート型電界効果トランジスタ
の製造方法に関する。
ショットキ障壁ゲート型電界効果トランジスタ，特に半
絶縁性基板上のｎ型GaAs半導体層を動作層として用いた
GaAsショットキ障壁ゲート型電界効果トランジスタ（以
下GaAs MESFETと称す）は、遮断周波数（fn＝gm/2πCg
s;gm:伝達コンダクタンス,Cgs:ゲート入力容量）が従来
のSiバイポーラトランジスタに比べて高いことから、マ
イクロ波帯での増幅，発振素子として開発され、実用化
されてきている。
絶縁性基板上のｎ型GaAs半導体層を動作層として用いた
GaAsショットキ障壁ゲート型電界効果トランジスタ（以
下GaAs MESFETと称す）は、遮断周波数（fn＝gm/2πCg
s;gm:伝達コンダクタンス,Cgs:ゲート入力容量）が従来
のSiバイポーラトランジスタに比べて高いことから、マ
イクロ波帯での増幅，発振素子として開発され、実用化
されてきている。
GaAs MESFETのマイクロ波素子としての特性を表わすパ
ラメータとしては、上述のgmと、ゲート耐圧，ドレイン
耐圧があげられる。さらにgmはgm＝gmo/1＋Rsgmo;gmo:
真のgm,Rs:ソース寄生抵抗）と表わされるため、ソース
抵抗Rsの低減も重要である。このようなことから従来第
３図に示すごとき断面形状を有するGaAs MESFETが提案
されている。図において、11は半絶縁性GaAs基板、12は
ｎ型GaAs動作層、13,14はソース、ドレイン領域の高不
純物濃度（n+）層、15,16,17はソース，ドレイン，ゲー
ト電極である。ゲート電極17はソース電極15側に近づけ
られたいわゆるオフセットゲート構造になっている。本
構造においては、ゲート電極がソース電極に近いことか
らRsの低減が可能であり、かつ、ドレイン電極と遠いこ
とからゲート耐圧，ドレイン耐圧の向上が可能である。
第３図のオフセットゲート構造は、n+層13,14の中への
ゲート電極17の位置合わせ法により実現され、オフセッ
ト量の精度は目合わせ露光器の位置合わせ精度により決
まるものである。
ラメータとしては、上述のgmと、ゲート耐圧，ドレイン
耐圧があげられる。さらにgmはgm＝gmo/1＋Rsgmo;gmo:
真のgm,Rs:ソース寄生抵抗）と表わされるため、ソース
抵抗Rsの低減も重要である。このようなことから従来第
３図に示すごとき断面形状を有するGaAs MESFETが提案
されている。図において、11は半絶縁性GaAs基板、12は
ｎ型GaAs動作層、13,14はソース、ドレイン領域の高不
純物濃度（n+）層、15,16,17はソース，ドレイン，ゲー
ト電極である。ゲート電極17はソース電極15側に近づけ
られたいわゆるオフセットゲート構造になっている。本
構造においては、ゲート電極がソース電極に近いことか
らRsの低減が可能であり、かつ、ドレイン電極と遠いこ
とからゲート耐圧，ドレイン耐圧の向上が可能である。
第３図のオフセットゲート構造は、n+層13,14の中への
ゲート電極17の位置合わせ法により実現され、オフセッ
ト量の精度は目合わせ露光器の位置合わせ精度により決
まるものである。
第３図に示した従来のGaAs MESFETの欠点は、ゲート，
ドレイン間距離が長くなっているため、その部分での直
列抵抗が増大する点であり、また、その製作上の欠点
は、ゲート電極の位置合わせが、露光器の位置合わせ精
度により規定される点である。
ドレイン間距離が長くなっているため、その部分での直
列抵抗が増大する点であり、また、その製作上の欠点
は、ゲート電極の位置合わせが、露光器の位置合わせ精
度により規定される点である。
本発明は、従来のGaAs MESFETにおける上述の欠点に鑑
みて成されたものであり、その目的は、Rsを含む直列抵
抗が十分小さくてgmの大きいGaAs MESFETを自己整合技
術により製造する方法を提案することにある。
みて成されたものであり、その目的は、Rsを含む直列抵
抗が十分小さくてgmの大きいGaAs MESFETを自己整合技
術により製造する方法を提案することにある。
本発明によれば、ゲート電極に近接し、そのソース電極
側，ドレイン電極側に低抵抗領域が、半絶縁性基板への
イオン注入法により設けられており、かつ、ゲート電極
下の半導体動作層，ソース電極側の低抵抗層，ドレイン
電極側の低抵抗層のキャリア密度と厚みの積を各々nc・
tc，ns・ts，nd・tdとするときns・ts＞nd・td＞nc・tc
なる不等式が成り立つことを特徴とするGaAs MESFET
は、半絶縁性基板中に半導体層を形成する第１のイオン
注入を行う工程と、半導体層上所定の領域に700℃以上
の熱処理に耐えられる高融点金属ゲート電極を形成する
工程と、全面に絶縁膜を被着する工程と、高融点金属ゲ
ート電極上の絶縁膜頭部から、ドレイン電極を形成する
領域にかけてホトレジストパターンを形成する工程と、
基板に垂直な方向から異方性ドライエッチング法によ
り、ホトレジストに覆われていない絶縁膜を除去し、高
融点金属ゲート電極のソース電極を形成する領域側には
絶縁膜側壁を、高融点金属ゲート電極のドレイン電極を
形成する領域側には、少なくとも高融点金属ゲート電極
側面からドレイン電極領域の一部にかかるように絶縁膜
を設ける工程と、第２のイオン注入にてソース及びドレ
イン領域を形成する工程を含むことによって得られ。
側，ドレイン電極側に低抵抗領域が、半絶縁性基板への
イオン注入法により設けられており、かつ、ゲート電極
下の半導体動作層，ソース電極側の低抵抗層，ドレイン
電極側の低抵抗層のキャリア密度と厚みの積を各々nc・
tc，ns・ts，nd・tdとするときns・ts＞nd・td＞nc・tc
なる不等式が成り立つことを特徴とするGaAs MESFET
は、半絶縁性基板中に半導体層を形成する第１のイオン
注入を行う工程と、半導体層上所定の領域に700℃以上
の熱処理に耐えられる高融点金属ゲート電極を形成する
工程と、全面に絶縁膜を被着する工程と、高融点金属ゲ
ート電極上の絶縁膜頭部から、ドレイン電極を形成する
領域にかけてホトレジストパターンを形成する工程と、
基板に垂直な方向から異方性ドライエッチング法によ
り、ホトレジストに覆われていない絶縁膜を除去し、高
融点金属ゲート電極のソース電極を形成する領域側には
絶縁膜側壁を、高融点金属ゲート電極のドレイン電極を
形成する領域側には、少なくとも高融点金属ゲート電極
側面からドレイン電極領域の一部にかかるように絶縁膜
を設ける工程と、第２のイオン注入にてソース及びドレ
イン領域を形成する工程を含むことによって得られ。
次に本発明につき、図面を参照して説明する。第１図は
本発明による半導体装置の断面図である。比抵抗107Ω
−cmの半絶縁性基板11中にSi+イオンを注入して形成さ
れたｎ型GaAs動作層12（平均キャリア密度２×1017c
m-3，厚み0.2μｍ）が設けられ、ゲート電極17のソース
電極15側に、該ゲート電極から0.2μｍ離れて低抵抗層1
3（平均キャリア密度１×1018(m)-3，厚み0.4μｍ）
が、ドレイン16電極側に同様に低抵抗層14（平均キャリ
ア密度２×1017cm-3，厚み0.3μｍ）が形成されてい
る。次に本装置の製造方法を第２図を用いて説明する。
第２図（Ａ）において、ホトレジストマスク20を用いて
Si+イオンを５×1012cm-2の密度,100KeVの加速電圧で注
入する。次に（Ｂ）のように高融点金属であるWSixより
成るゲート電極17（厚み0.5μm,ゲート長0.5μｍ）を通
常の方法により形成する。次に（Ｃ）の如く、全面に0.
2μｍ厚のSiO2膜21を化学的気相成長方法（CVD法）で成
長させる。しかる後に通常のホトリソグラフィ技術を用
いて、（Ｄ）のごとく、SiO2膜の頭部から、ドレイン電
極領域にかけてホトレジスト膜パターンを形成する。つ
づいて、基板の垂直方向からCF4ガスを用いたリアクテ
ィブイオンエッチング（RIE）法により、前記SiO2膜を
エッチングすると（Ｅ）のごとく、ゲート電極のソース
電極側には側壁22が、ドレイン電極側にはパターニング
された絶縁膜21が形成される。次に、不要となったホト
レジスト膜を除去し、上方よりSi+イオンを1013cm-2の
密度、200KeV加速電圧で注入し、低抵抗領域13,14を形
成する（同図（Ｆ））。このとき、低抵抗領域はゲート
直下よりも側壁の厚み（被着したるSiO2膜の厚み:0.2μ
ｍにほぼ等しい）だけ離れて形成されることを確認して
おきたい。更にソース電極側には、裸の状態で注入され
るため、高濃度で深く注入されるのに対し、ドレイン側
は絶縁膜を通してスルー注入されるため、ソース側より
も、低濃度かつ浅く注入されることも本プロセスの基本
である。次に、注入したイオンを活性化すべく700℃以
上、10分間のアニール工程を経て、ソース，ドレインの
各電極（Au Ge−Ni）15,16を形成すると第１図に示すご
ときGaAs MESFETが得られる。先にゲート電極として高
融点金属を用いたが、それは注入イオンのアニール工程
に耐える必要があるためである。
本発明による半導体装置の断面図である。比抵抗107Ω
−cmの半絶縁性基板11中にSi+イオンを注入して形成さ
れたｎ型GaAs動作層12（平均キャリア密度２×1017c
m-3，厚み0.2μｍ）が設けられ、ゲート電極17のソース
電極15側に、該ゲート電極から0.2μｍ離れて低抵抗層1
3（平均キャリア密度１×1018(m)-3，厚み0.4μｍ）
が、ドレイン16電極側に同様に低抵抗層14（平均キャリ
ア密度２×1017cm-3，厚み0.3μｍ）が形成されてい
る。次に本装置の製造方法を第２図を用いて説明する。
第２図（Ａ）において、ホトレジストマスク20を用いて
Si+イオンを５×1012cm-2の密度,100KeVの加速電圧で注
入する。次に（Ｂ）のように高融点金属であるWSixより
成るゲート電極17（厚み0.5μm,ゲート長0.5μｍ）を通
常の方法により形成する。次に（Ｃ）の如く、全面に0.
2μｍ厚のSiO2膜21を化学的気相成長方法（CVD法）で成
長させる。しかる後に通常のホトリソグラフィ技術を用
いて、（Ｄ）のごとく、SiO2膜の頭部から、ドレイン電
極領域にかけてホトレジスト膜パターンを形成する。つ
づいて、基板の垂直方向からCF4ガスを用いたリアクテ
ィブイオンエッチング（RIE）法により、前記SiO2膜を
エッチングすると（Ｅ）のごとく、ゲート電極のソース
電極側には側壁22が、ドレイン電極側にはパターニング
された絶縁膜21が形成される。次に、不要となったホト
レジスト膜を除去し、上方よりSi+イオンを1013cm-2の
密度、200KeV加速電圧で注入し、低抵抗領域13,14を形
成する（同図（Ｆ））。このとき、低抵抗領域はゲート
直下よりも側壁の厚み（被着したるSiO2膜の厚み:0.2μ
ｍにほぼ等しい）だけ離れて形成されることを確認して
おきたい。更にソース電極側には、裸の状態で注入され
るため、高濃度で深く注入されるのに対し、ドレイン側
は絶縁膜を通してスルー注入されるため、ソース側より
も、低濃度かつ浅く注入されることも本プロセスの基本
である。次に、注入したイオンを活性化すべく700℃以
上、10分間のアニール工程を経て、ソース，ドレインの
各電極（Au Ge−Ni）15,16を形成すると第１図に示すご
ときGaAs MESFETが得られる。先にゲート電極として高
融点金属を用いたが、それは注入イオンのアニール工程
に耐える必要があるためである。
以上説明したように本発明によれば、ゲート電極（チャ
ンネル領域）のソース電極側には、それに近接して高濃
度でかつ深い低抵抗層が形成されるので、Rsが十分小さ
くでき大きなgmを得ることができる。更に、ドレイン電
極側には、チャンネル層とソース側低抵抗層との中間の
シート抵抗を有する低抵抗領域が形成されるので、直列
抵抗を小さくでき、かつゲート耐圧，ドレイン耐圧を上
げることができる。
ンネル領域）のソース電極側には、それに近接して高濃
度でかつ深い低抵抗層が形成されるので、Rsが十分小さ
くでき大きなgmを得ることができる。更に、ドレイン電
極側には、チャンネル層とソース側低抵抗層との中間の
シート抵抗を有する低抵抗領域が形成されるので、直列
抵抗を小さくでき、かつゲート耐圧，ドレイン耐圧を上
げることができる。
尚本発明における実施例においてはゲート電極としてWS
iを用いたが、実際にはWN,AlN,TaSi等の高融点金属の使
用が可能であり、絶縁膜としてもSiO2に限らずSiN膜等
他の誘電体膜を使用できることは言うまでもない。
iを用いたが、実際にはWN,AlN,TaSi等の高融点金属の使
用が可能であり、絶縁膜としてもSiO2に限らずSiN膜等
他の誘電体膜を使用できることは言うまでもない。
第１図は本発明におけるGaAs MESFETの断面図、第２図
（Ａ）〜（Ｆ）は本発明におけるGaAs MESFETの製造方
法を説明するための図、第３図は従来のGaAs MESFETの
断面図である。 11……半絶縁性基板、12……ｎ型GaAs動作層、13,14…
…低抵抗層、15……ソース電極、16……ドレイン電極、
17……ゲート電極、18…… 21……SiO2膜、22……側壁。
（Ａ）〜（Ｆ）は本発明におけるGaAs MESFETの製造方
法を説明するための図、第３図は従来のGaAs MESFETの
断面図である。 11……半絶縁性基板、12……ｎ型GaAs動作層、13,14…
…低抵抗層、15……ソース電極、16……ドレイン電極、
17……ゲート電極、18…… 21……SiO2膜、22……側壁。
Claims (1)
- 【請求項１】半絶縁性基板中に半導体層を形成する第１
のイオン注入を行う工程と、前記半導体層上所定の領域
に700℃以上の熱処理に耐えられる高融点金属ゲート電
極を形成する工程と、全面に絶縁膜を被着する工程と、
前記高融点金属ゲート電極上の絶縁膜頭部から、ドレイ
ン電極を形成する領域にかけてホトレジストパターンを
形成する工程と、基板に垂直な方向から異方性ドライエ
ッチング法により、ホトレジストに覆われていない絶縁
膜を除去し、前記高融点金属ゲート電極のソース電極を
形成する領域側には絶縁膜側壁を、前記高融点金属ゲー
ト電極の前記ドレイン電極を形成する領域側には、少な
くとも前記高融点金属ゲート電極側面から前記ドレイン
電極を形成する領域の一部にかかるように絶縁膜を設け
る工程と、第２のイオン注入にてソース及びドレイン領
域を形成する工程を含むことを特徴とするショットキ障
壁型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082313A JPH07120678B2 (ja) | 1987-04-02 | 1987-04-02 | ショットキ障壁ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082313A JPH07120678B2 (ja) | 1987-04-02 | 1987-04-02 | ショットキ障壁ゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63248177A JPS63248177A (ja) | 1988-10-14 |
| JPH07120678B2 true JPH07120678B2 (ja) | 1995-12-20 |
Family
ID=13771074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082313A Expired - Lifetime JPH07120678B2 (ja) | 1987-04-02 | 1987-04-02 | ショットキ障壁ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120678B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121280A (en) * | 1981-01-20 | 1982-07-28 | Nec Corp | Field effect transistor |
| JPS63160280A (ja) * | 1986-12-24 | 1988-07-04 | Hitachi Ltd | 砒化ガリウム半導体デバイス |
-
1987
- 1987-04-02 JP JP62082313A patent/JPH07120678B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63248177A (ja) | 1988-10-14 |
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