JPS63234575A - 超電導回路のパタ−ン形成方法 - Google Patents
超電導回路のパタ−ン形成方法Info
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- JPS63234575A JPS63234575A JP62067789A JP6778987A JPS63234575A JP S63234575 A JPS63234575 A JP S63234575A JP 62067789 A JP62067789 A JP 62067789A JP 6778987 A JP6778987 A JP 6778987A JP S63234575 A JPS63234575 A JP S63234575A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
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- H10W70/668—Superconducting materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N60/01—Manufacture or treatment
- H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超電導回路のパターン形成方法に係り、特に超
電導集積回路の特性向上に好適な超電導回路のパターン
形成方法に関する。
電導集積回路の特性向上に好適な超電導回路のパターン
形成方法に関する。
従来、超電導回路の多層配線パターンの平坦化方法は、
特公昭５８−６３０６号に代表されるように、第１層膜
パターンとパターン間絶縁膜を形成したのち、スパッタ
エツチング等の乾式エツチング法により表面を平坦化し
、層間絶縁膜の形成、第１層、第２層膜合用開口部の形
成、第２層パターンの形成を順次行なう方法である。
特公昭５８−６３０６号に代表されるように、第１層膜
パターンとパターン間絶縁膜を形成したのち、スパッタ
エツチング等の乾式エツチング法により表面を平坦化し
、層間絶縁膜の形成、第１層、第２層膜合用開口部の形
成、第２層パターンの形成を順次行なう方法である。
また、超電導回路用抵抗素子製造方法は、最近、特願昭
６０−１０８２８８号で提案されているように、基板」
二にＷ、ＷＮ等の抵抗膜を直流マグネトロンスパッタ法
あるいは電子線蒸着法で形成したのち、抵抗素子用フォ
トレジストパターンを形成し、プラズマエツチング法あ
るいはイオンミリング法により抵抗膜をエツチングし、
さらにＳｉＯ等の保護ＩＮ３縁膜、Ｎｂ等の電極配線膜
を形成して、抵抗素子を形成する方法であった。
６０−１０８２８８号で提案されているように、基板」
二にＷ、ＷＮ等の抵抗膜を直流マグネトロンスパッタ法
あるいは電子線蒸着法で形成したのち、抵抗素子用フォ
トレジストパターンを形成し、プラズマエツチング法あ
るいはイオンミリング法により抵抗膜をエツチングし、
さらにＳｉＯ等の保護ＩＮ３縁膜、Ｎｂ等の電極配線膜
を形成して、抵抗素子を形成する方法であった。
上記従来の多層パターンの平坦化技術は、１Ｍ毎に配線
を平坦化していく方法であり、第１ＦｒＪ膜を形成した
のち膜表面を大気中などに晒すため、該表面が変質し、
第］−１第２層間の電気的接合特性が悪くなるという問
題があった。これは超電導集積回路において特に顕著な
問題となる。Ｐｂ。
を平坦化していく方法であり、第１ＦｒＪ膜を形成した
のち膜表面を大気中などに晒すため、該表面が変質し、
第］−１第２層間の電気的接合特性が悪くなるという問
題があった。これは超電導集積回路において特に顕著な
問題となる。Ｐｂ。
Ｎｂ等の超電導配線膜を大気中に晒すと、表面に自然酸
化膜が形成され、これがトンネル障壁層となって第１−
１第２層間に流す超電導接合電流の低下を引き起こすと
いう問題があった。
化膜が形成され、これがトンネル障壁層となって第１−
１第２層間に流す超電導接合電流の低下を引き起こすと
いう問題があった。
また、」二記従来の抵抗素子の製造方法では、抵抗膜形
成後に抵抗素子パターンを加工するため、抵抗膜を大気
中に放置し、またフカｌ−レジスト膜等を表面に触れさ
ざるを得なかった。このため抵抗膜表面に酸化膜が形成
され、抵抗値が変化するという問題があった。またこの
酸化膜のため、フォトレジストと抵抗膜との接着力が低
下してフォトレジスト膜が剥離し、抵抗素子パターンの
形成が困難になるという問題点があった。これらの問題
は、表面に酸化膜が形成されやすいＭｏ、Ｔａ。
成後に抵抗素子パターンを加工するため、抵抗膜を大気
中に放置し、またフカｌ−レジスト膜等を表面に触れさ
ざるを得なかった。このため抵抗膜表面に酸化膜が形成
され、抵抗値が変化するという問題があった。またこの
酸化膜のため、フォトレジストと抵抗膜との接着力が低
下してフォトレジスト膜が剥離し、抵抗素子パターンの
形成が困難になるという問題点があった。これらの問題
は、表面に酸化膜が形成されやすいＭｏ、Ｔａ。
ＭｏＮ抵抗膜において顕著に発生した。
第１の発明の目的は、配線間の電気接合特性を良好にし
得るかつ多層線を平坦化できる超電導集積回路のパター
ンの形成方法を供することにある。
得るかつ多層線を平坦化できる超電導集積回路のパター
ンの形成方法を供することにある。
第２の発明の目的は、抵抗膜表面の酸化を防止して抵抗
素子パターンの形成を容易にし、かつ抵抗値が変化しな
い超電導回路用抵抗素子を有した超電導回路のパターン
形成方法を提供することにある。
素子パターンの形成を容易にし、かつ抵抗値が変化しな
い超電導回路用抵抗素子を有した超電導回路のパターン
形成方法を提供することにある。
上記目的を達成するため、第１の発明では予め第１層配
線用の溝パターンを形成した基板上に、第１層配線膜と
第２層配線膜を連続して形成し、フォトレジストを塗布
したのち乾式エツチング法により、フォトレジストおよ
び該配線膜の凸部をエツチングして表面を平坦化する。
線用の溝パターンを形成した基板上に、第１層配線膜と
第２層配線膜を連続して形成し、フォトレジストを塗布
したのち乾式エツチング法により、フォトレジストおよ
び該配線膜の凸部をエツチングして表面を平坦化する。
次いでフォトエツチング法により第２層配線パターンを
形成して、該配線膜を乾式エツチングすることにより、
第２層配線を形成すると共に、第１層配線膜を該溝内に
残して第１層配線を形成する。
形成して、該配線膜を乾式エツチングすることにより、
第２層配線を形成すると共に、第１層配線膜を該溝内に
残して第１層配線を形成する。
また、上記目的を達成するため、第２の発明ではまず基
板」二にＭ ｏ Ｎ等の抵抗膜を形成し、さらにＳｉと
Ｔｊ、ＯｘあるいはＳｊＯとＴｉｄｘ等の２層膜からな
る保護絶縁膜を連続して形成する。
板」二にＭ ｏ Ｎ等の抵抗膜を形成し、さらにＳｉと
Ｔｊ、ＯｘあるいはＳｊＯとＴｉｄｘ等の２層膜からな
る保護絶縁膜を連続して形成する。
こののち抵抗素子用フォトレジストパターンを形成し、
抵抗膜の加工、電極配線膜、保Ｍ膜の形成を行って抵抗
素子を形成する。
抵抗膜の加工、電極配線膜、保Ｍ膜の形成を行って抵抗
素子を形成する。
上記のごとく第１の発明では、予め基板上に第１層配線
用の溝パターンを形成し、かつ第１層配線膜と第２層配
線膜を一括して形成加工するため、平坦化された２層配
線が容易に形成できる。また第１層膜と第２層膜を連続
して形成するため、層間の電気的接合性の改善、特に従
来第１層膜表面に形成された酸化物等を極めて低減でき
、接合電流の低下を防止できる。
用の溝パターンを形成し、かつ第１層配線膜と第２層配
線膜を一括して形成加工するため、平坦化された２層配
線が容易に形成できる。また第１層膜と第２層膜を連続
して形成するため、層間の電気的接合性の改善、特に従
来第１層膜表面に形成された酸化物等を極めて低減でき
、接合電流の低下を防止できる。
また、第２の発明では、抵抗膜とその保護絶縁膜を連続
して形成するため、大気中放置あるいは以後のフォトエ
ツチング等の工程における抵抗膜表面の酸化、すなわち
抵抗値の変化を防止できる。
して形成するため、大気中放置あるいは以後のフォトエ
ツチング等の工程における抵抗膜表面の酸化、すなわち
抵抗値の変化を防止できる。
また抵抗膜上ではなく保護絶縁膜上にフォトレジストパ
ターンを形成するため、抵抗膜表面の酸化によって生じ
ていたフォトレジストパターンの形成が困難という問題
も解消できる。
ターンを形成するため、抵抗膜表面の酸化によって生じ
ていたフォトレジストパターンの形成が困難という問題
も解消できる。
以上のように、多層に積層される配線膜又は抵抗膜表面
の変質を防止できるので、超電導回路の電気特性を良好
に保つことができる。
の変質を防止できるので、超電導回路の電気特性を良好
に保つことができる。
まず、第１の発明の一実施例を説明する。
〔実施例１〕
本実施例は超電導集積回路の２層配線に適用した例で、
第１図に示す製作工程に従って説明する。
第１図に示す製作工程に従って説明する。
（１）Ｓｉ基板１上に熱酸化法により厚さ約６００ｎｍ
の５ｉ０２膜２を形成し、該表面にフォトエツチング法
および乾式エツチング法により、幅５μｍ、深さ１１０
０ｎの第１層パターン溝３を形成した（第１図（ａ））
。
の５ｉ０２膜２を形成し、該表面にフォトエツチング法
および乾式エツチング法により、幅５μｍ、深さ１１０
０ｎの第１層パターン溝３を形成した（第１図（ａ））
。
（２）該基板上に第１層配線用Ｎｂ膜４を１１０５ｎの
厚さに、続いて第２層配線用Ｎｂ膜５を２００ｎｍの厚
さに、それぞれ直流マグネトロンスパッタ法により連続
して形成した。そしてこの上にフォトレジスト（５ｈｉ
ｐｌｅｙ社製、商品名ＡＺ１４７０）６を４００ｎｍの
厚さにスピンナーにより塗布した（第１図（ｂ））。
厚さに、続いて第２層配線用Ｎｂ膜５を２００ｎｍの厚
さに、それぞれ直流マグネトロンスパッタ法により連続
して形成した。そしてこの上にフォトレジスト（５ｈｉ
ｐｌｅｙ社製、商品名ＡＺ１４７０）６を４００ｎｍの
厚さにスピンナーにより塗布した（第１図（ｂ））。
（３）次いで該フォトレジスト膜および該Ｎｂ膜５をフ
ォトレジスト膜表面から５０５〜５１０ｎｍの深さまで
、乾式エツチング法によりエツチングした（第１図（Ｃ
））。このときエツチング装置として高周波プラズマエ
ツチング装置（日型アネルバ社製、ＤＥＭ−４５１型）
。
ォトレジスト膜表面から５０５〜５１０ｎｍの深さまで
、乾式エツチング法によりエツチングした（第１図（Ｃ
））。このときエツチング装置として高周波プラズマエ
ツチング装置（日型アネルバ社製、ＤＥＭ−４５１型）
。
を用いた。
代表的なエツチング条件は、導入ガスとしてＣＦ４を用
い、導入量は１００ｃｍ３／ｍｉｎ、ガス分圧は１３
、３ ｍ Ｐ ａ、印加電力は１００Ｗである。この条
件はフォトレジスト膜とＮｂ膜のエツチング速度が約３
２ｎｍ／ｍｉｎと、はぼ等しくなるため条件で、第１図
（ｃ）に示すように、エツチング後のＮｂ膜表面は平坦
になった。
い、導入量は１００ｃｍ３／ｍｉｎ、ガス分圧は１３
、３ ｍ Ｐ ａ、印加電力は１００Ｗである。この条
件はフォトレジスト膜とＮｂ膜のエツチング速度が約３
２ｎｍ／ｍｉｎと、はぼ等しくなるため条件で、第１図
（ｃ）に示すように、エツチング後のＮｂ膜表面は平坦
になった。
（４）続いて、該基板上にフォトエツチング法に＝７−
より、フォトレジスト（Ａｚ１４７０）で線幅５μｍの
第２層配線用フォトレジストパターン７（マスクパター
ン）を形成した。そして該Ｎｂ膜４．５をマスクパター
ンをマスクとして基板表面までエツチングして、第１層
パターン溝３内に厚さ１１００ｎのＮｂ第１層配線８を
残すと同時に該Ｎｂ膜４，５よりなる第２層配線９を形
成した（第１図（ｄ））。エツチング装置は前述のもの
を用い、２６．６ｍＰａの ＣＦ４ガス雰囲気中で、１
００Ｗの高周波電力を印加した。
第２層配線用フォトレジストパターン７（マスクパター
ン）を形成した。そして該Ｎｂ膜４．５をマスクパター
ンをマスクとして基板表面までエツチングして、第１層
パターン溝３内に厚さ１１００ｎのＮｂ第１層配線８を
残すと同時に該Ｎｂ膜４，５よりなる第２層配線９を形
成した（第１図（ｄ））。エツチング装置は前述のもの
を用い、２６．６ｍＰａの ＣＦ４ガス雰囲気中で、１
００Ｗの高周波電力を印加した。
（５）最後に残ったフォトレジスト膜７をアセトンで溶
解除去して、２層配線パターンを完成した（第１図（ｅ
））。
解除去して、２層配線パターンを完成した（第１図（ｅ
））。
次に本発明により作製した配線間の超電導接合電流を４
．２°にの液体ヘリウム中で調べた結果、５μｍ口当り
３０ｍＡ以上の接合電流が得られた。
．２°にの液体ヘリウム中で調べた結果、５μｍ口当り
３０ｍＡ以上の接合電流が得られた。
一方１層毎に作製した従来の方法では、５μｍ口当り１
〜１００μＡであった。この結果から、接合電流低下の
原因となっていた第１層配線表面の酸化膜を極めて低減
できたことがわかる。
〜１００μＡであった。この結果から、接合電流低下の
原因となっていた第１層配線表面の酸化膜を極めて低減
できたことがわかる。
上記実施例では第１．第２層配線ともＮｂ膜で構成した
が、第１層配線膜をＮｂＮ、第２層配線膜をＮｂＮとＮ
ｂ膜の２層膜とするように、種々の配線材を組み合わせ
ることも可能である。また半導体集積回路等においても
本発明を適用できる。
が、第１層配線膜をＮｂＮ、第２層配線膜をＮｂＮとＮ
ｂ膜の２層膜とするように、種々の配線材を組み合わせ
ることも可能である。また半導体集積回路等においても
本発明を適用できる。
例えばＡｆｌ配線膜を用いた場合、大気中に試料を晒す
従来法ではＡＱ膜表面に２〜３ｎｍの酸化膜が形成され
、これが１−ンネル障壁層となって配線間の接合電流を
低下させていたが、本発明によれば第１．第２層ＡＱ配
線膜を真空中で連続形成できるので、上述の酸、化膜の
形成を防止できる。超電導集積回路においては、第１層
配線膜を抵抗膜とすることも可能である。ちなみに第１
層膜をＭ ｏ Ｎ抵抗膜とし、第２層膜をＮｂ膜とした
場合、本発明によれば抵抗の配線となる第２層配線膜は
Ｍ ｏ Ｎ膜とＮｂ膜の２層膜となるが、配線電流（超
電導電流）はＮｂ膜部分でのみ流れるため、配線上特に
問題とならない。
従来法ではＡＱ膜表面に２〜３ｎｍの酸化膜が形成され
、これが１−ンネル障壁層となって配線間の接合電流を
低下させていたが、本発明によれば第１．第２層ＡＱ配
線膜を真空中で連続形成できるので、上述の酸、化膜の
形成を防止できる。超電導集積回路においては、第１層
配線膜を抵抗膜とすることも可能である。ちなみに第１
層膜をＭ ｏ Ｎ抵抗膜とし、第２層膜をＮｂ膜とした
場合、本発明によれば抵抗の配線となる第２層配線膜は
Ｍ ｏ Ｎ膜とＮｂ膜の２層膜となるが、配線電流（超
電導電流）はＮｂ膜部分でのみ流れるため、配線上特に
問題とならない。
〔実施例２〕
以下、第２の発明の実施例を第２図により説明する。抵
抗膜とその保護絶縁膜の形成は、スパッタ槽と蒸着槽を
有する真空薄膜形成装置を用いて行った。まず直径５ｃ
ｍのＳｊウェハ１０１上に熱酸化法により厚さ約３００
ｎｍの５ｉ０２膜１０２を形成した基板を該装置のスパ
ッタ槽側に設置し、該基板上に厚さ］、 ＯＯｎ ｍの
Ｍ ｏ Ｎ抵抗膜１０３を直流マグネトロンスパッタ法
により形成した。次いでこの試料を大気中に晒すことな
くスパッタ槽から蒸着槽側に移動し、Ｓ ｉ −Ｔｉｄ
ｘｉ護絶縁膜１０４として厚さ１５０ｎｍのＳｉ膜と厚
さ１〜５ｎｍのＴｉＯｘ膜を真空蒸着法により形成した
（第２図（ａ））。Ｍ ｏ Ｎ抵抗膜１０３は、真空槽
を２Ｘ１０−４Ｐａ以下まで真空排気したのち、２．６
ｍＰａの窒素ガスを含むアルゴンガスを５３０ｍＰａ導
入し、３５０ＶＸ２Ａの商科電力を印加して、１２．５
ｃｍＸ２５ｃｍのＭ。
抗膜とその保護絶縁膜の形成は、スパッタ槽と蒸着槽を
有する真空薄膜形成装置を用いて行った。まず直径５ｃ
ｍのＳｊウェハ１０１上に熱酸化法により厚さ約３００
ｎｍの５ｉ０２膜１０２を形成した基板を該装置のスパ
ッタ槽側に設置し、該基板上に厚さ］、 ＯＯｎ ｍの
Ｍ ｏ Ｎ抵抗膜１０３を直流マグネトロンスパッタ法
により形成した。次いでこの試料を大気中に晒すことな
くスパッタ槽から蒸着槽側に移動し、Ｓ ｉ −Ｔｉｄ
ｘｉ護絶縁膜１０４として厚さ１５０ｎｍのＳｉ膜と厚
さ１〜５ｎｍのＴｉＯｘ膜を真空蒸着法により形成した
（第２図（ａ））。Ｍ ｏ Ｎ抵抗膜１０３は、真空槽
を２Ｘ１０−４Ｐａ以下まで真空排気したのち、２．６
ｍＰａの窒素ガスを含むアルゴンガスを５３０ｍＰａ導
入し、３５０ＶＸ２Ａの商科電力を印加して、１２．５
ｃｍＸ２５ｃｍのＭ。
ターゲットからＭｏをスパッタリングすることにより形
成した。このときのスパッタ速度は１．６ｎ ｍ ／
ｓであった。この条件で形成したＭ ｏ Ｎ膜で、液体
ヘリウム温度（４，２Ｋ）において０．２２μΩｍの抵
抗率が得られた。Ｓｉ膜はＭ ｏ Ｎ抵抗膜形成後７Ｘ
１０−５Ｐａ以下まで真空排気したのち２．６ Ｘ １
０−４Ｐ ａ以下の真空中でＷボー１−よりＳｉを蒸発
させて形成した。このＳｉ膜の液体ヘリウム温度（４，
２Ｋ）における抵抗率は約１００ＭΩｍで、Ｍ ｏ Ｎ
抵抗膜の抵抗率（０，２２μΩｍ）よりも十分大きく、
保護絶縁膜としての機能を十分満たすものであった。Ｔ
ｊＯＸ膜はフカ１〜レジスト膜との接着力を高めるため
のもので、Ｓｉ膜膜着着後０、８ ｍ Ｐ ａの酸化ガ
ス雰囲気中でＴｊ線を加熱蒸発させることにより形成し
た。
成した。このときのスパッタ速度は１．６ｎ ｍ ／
ｓであった。この条件で形成したＭ ｏ Ｎ膜で、液体
ヘリウム温度（４，２Ｋ）において０．２２μΩｍの抵
抗率が得られた。Ｓｉ膜はＭ ｏ Ｎ抵抗膜形成後７Ｘ
１０−５Ｐａ以下まで真空排気したのち２．６ Ｘ １
０−４Ｐ ａ以下の真空中でＷボー１−よりＳｉを蒸発
させて形成した。このＳｉ膜の液体ヘリウム温度（４，
２Ｋ）における抵抗率は約１００ＭΩｍで、Ｍ ｏ Ｎ
抵抗膜の抵抗率（０，２２μΩｍ）よりも十分大きく、
保護絶縁膜としての機能を十分満たすものであった。Ｔ
ｊＯＸ膜はフカ１〜レジスト膜との接着力を高めるため
のもので、Ｓｉ膜膜着着後０、８ ｍ Ｐ ａの酸化ガ
ス雰囲気中でＴｊ線を加熱蒸発させることにより形成し
た。
次にフォトエツチング法により、該試料上にフォトレジ
スト（Ｓｈｉｐｌｅｙ社製、商品名Ａ Ｚ １４７０、
以下フオトレジス１〜はこの型式を使用した）で抵抗素
子用のフォトレジストパターン１０５を形成したのち、
アルゴンガスを用いたイオンミリング法によりＳｊとＴ
ｉ ＯＸからなる保護絶縁膜］、 ０４をエツチング
した（第２１４１７１ （ｂ） ）。そして該レジスト
１０５をアセ１〜ンで溶解除去した（第２図（Ｃ））。
スト（Ｓｈｉｐｌｅｙ社製、商品名Ａ Ｚ １４７０、
以下フオトレジス１〜はこの型式を使用した）で抵抗素
子用のフォトレジストパターン１０５を形成したのち、
アルゴンガスを用いたイオンミリング法によりＳｊとＴ
ｉ ＯＸからなる保護絶縁膜］、 ０４をエツチング
した（第２１４１７１ （ｂ） ）。そして該レジスト
１０５をアセ１〜ンで溶解除去した（第２図（Ｃ））。
その後、該保護絶縁膜１０４上にフォトエッチング法に
より該抵抗素子の配線端子部を開口したフォトレジスト
パターン１０６を形成し、プラズマエツチング法により
該検品絶縁膜１０４をエツチングしく第２図（ｄ））
、該レジスｊ・１０６をアセトンで溶解除去した（第２
図（ｅ））。
より該抵抗素子の配線端子部を開口したフォトレジスト
パターン１０６を形成し、プラズマエツチング法により
該検品絶縁膜１０４をエツチングしく第２図（ｄ））
、該レジスｊ・１０６をアセトンで溶解除去した（第２
図（ｅ））。
次に厚さ２００ｎｍのＮｂ配線膜１０７を直流マグネト
ロンスパッタ法により形成しく第２図（ｆ））、フォト
エツチング法により配線用フカ１〜レジストパターン８
を形成したのち、プラズマエツチング法によりＮｂ配線
膜１０７をエツチングした（第２図（ｇ））。そして該
レジスＩ−１０８をアセトンで溶解除去したのち、厚さ
３００ｎｍのＳｉ保護膜１０９を真空蒸着法により形成
して。
ロンスパッタ法により形成しく第２図（ｆ））、フォト
エツチング法により配線用フカ１〜レジストパターン８
を形成したのち、プラズマエツチング法によりＮｂ配線
膜１０７をエツチングした（第２図（ｇ））。そして該
レジスＩ−１０８をアセトンで溶解除去したのち、厚さ
３００ｎｍのＳｉ保護膜１０９を真空蒸着法により形成
して。
Ｎｂ配線膜１０７とＭ ｏ Ｎ抵抗膜１０３の側壁部を
絶縁保護し、超電導回路用Ｍ ｏ Ｎ抵抗素子とそのＮ
ｂ配線を完成した（第２図（ｈ））。
絶縁保護し、超電導回路用Ｍ ｏ Ｎ抵抗素子とそのＮ
ｂ配線を完成した（第２図（ｈ））。
本実施例によれば、Ｍ ｏ Ｎ抵抗膜形成直後と約２４
時間大気中に放置した後、およびフォトエツチング工程
等を経た抵抗素子完成後の抵抗率の変化は、いづれも０
．０５％以下の増加率であった。
時間大気中に放置した後、およびフォトエツチング工程
等を経た抵抗素子完成後の抵抗率の変化は、いづれも０
．０５％以下の増加率であった。
一方従来法の場合は、それぞれ１〜４％および６〜１０
％抵抗率が増加していた。また、フォトレジスト膜が剥
離してパターン形成が困難になるという従来法の問題は
、本実施例で述べたようにＭ ｏ Ｎ抵抗膜上に直接フ
ォトレジストパターンを形成しないため、解消した。従
来法の場合、Ｍ。
％抵抗率が増加していた。また、フォトレジスト膜が剥
離してパターン形成が困難になるという従来法の問題は
、本実施例で述べたようにＭ ｏ Ｎ抵抗膜上に直接フ
ォトレジストパターンを形成しないため、解消した。従
来法の場合、Ｍ。
Ｎ抵抗膜形成後、大気中に４時間放置すると５〜２０％
のフォトレジストパターン（以下５μｍ×３０μｍのパ
ターンの場合）が剥離し、８時間放置すると５０〜７５
％、１２時間以」二装置すると１００％剥離した。
のフォトレジストパターン（以下５μｍ×３０μｍのパ
ターンの場合）が剥離し、８時間放置すると５０〜７５
％、１２時間以」二装置すると１００％剥離した。
本実施例では抵抗膜としてＭ ｏ Ｎ膜を用いた例を示
したが、Ｍｏ膜、Ｔａ膜についても同様の結果が得られ
た。また保護絶縁膜としてＳｊのがわりにＳｉ膜を用い
ても同様の結果が得られた。
したが、Ｍｏ膜、Ｔａ膜についても同様の結果が得られ
た。また保護絶縁膜としてＳｊのがわりにＳｉ膜を用い
ても同様の結果が得られた。
以上説明したごとく、第１の発明によれば第１層配線と
第２層配線を一括して形成、平坦化加工、配線加工を行
なえるので、平坦化２層配線が容易に形成できる。また
第１層配線と第２層配線を連続形成できるので、層間の
電気的接合特性、特に接合電流の低下を防止できる。
第２層配線を一括して形成、平坦化加工、配線加工を行
なえるので、平坦化２層配線が容易に形成できる。また
第１層配線と第２層配線を連続形成できるので、層間の
電気的接合特性、特に接合電流の低下を防止できる。
また、第２発明によれば、超電導回路用抵抗素子の製造
において、 （１）抵抗膜とその保護絶縁膜を連続形成して抵抗膜表
面の酸化を防止したため、これに起因する抵抗値の変化
を従来と比して１００分の５以下に低減できた、 （２）抵抗膜上にかえて保護絶縁膜上にフォトレジスト
パターンを形成できるため、フォトレジスト膜の剥離は
なくなり、パターン形成が容易になった・ すなわち、回路部材の表面の変質を防止し超電導回路の
電気的特性を良好に保つことができる。
において、 （１）抵抗膜とその保護絶縁膜を連続形成して抵抗膜表
面の酸化を防止したため、これに起因する抵抗値の変化
を従来と比して１００分の５以下に低減できた、 （２）抵抗膜上にかえて保護絶縁膜上にフォトレジスト
パターンを形成できるため、フォトレジスト膜の剥離は
なくなり、パターン形成が容易になった・ すなわち、回路部材の表面の変質を防止し超電導回路の
電気的特性を良好に保つことができる。
第１図は本発明の実施例１における製造工程を示す集積
回路の断面図である。 第２図は本発明の実施例２における製造工程を示す抵抗
素子の断面図である。 １・・・Ｓｉ基板、２・・・５ｉ０２膜、３・・・第１
層パターン溝、４・・・第１層配線用Ｎｂ膜、５・・・
第２層配線用Ｎｂ膜、６・・・フォトレジスト、７・・
・フォトレジストパターン、８・・・Ｎｂ第１層配線、
９・・・Ｎｂ第２層配線、１０１・・・Ｓｉウェハ、１
０２・・・５ｉ０２膜、１０３・・・Ｍ ｏ Ｎ抵抗膜
、１０４・・・５Ｌ−ＴｉＯｘ保護絶縁膜、１０５，１
０６，１０８・・・フォトレジストパターン、１０７・
・・Ｎｂ配線膜、１０９・・・Ｓｉ保護膜。
回路の断面図である。 第２図は本発明の実施例２における製造工程を示す抵抗
素子の断面図である。 １・・・Ｓｉ基板、２・・・５ｉ０２膜、３・・・第１
層パターン溝、４・・・第１層配線用Ｎｂ膜、５・・・
第２層配線用Ｎｂ膜、６・・・フォトレジスト、７・・
・フォトレジストパターン、８・・・Ｎｂ第１層配線、
９・・・Ｎｂ第２層配線、１０１・・・Ｓｉウェハ、１
０２・・・５ｉ０２膜、１０３・・・Ｍ ｏ Ｎ抵抗膜
、１０４・・・５Ｌ−ＴｉＯｘ保護絶縁膜、１０５，１
０６，１０８・・・フォトレジストパターン、１０７・
・・Ｎｂ配線膜、１０９・・・Ｓｉ保護膜。
Claims (1)
- 【特許請求の範囲】 １、下記工程を含むことを特徴とする超電導回路のパタ
ーン形成方法。 （１）基板表面に第１層パターン用の溝を形成する工程
、 （２）前記基板上に前記溝の深さよりも厚い第１層膜を
形成し、前記第１層膜上に第２層膜を形成する工程、 （３）前記第２層膜上にフォトレジストを塗布する工程
、 （４）前記フォトレジストおよび前記第２層膜をエッチ
ングして、前記第２層膜表面を平坦化する工程、 （５）前記平坦化された第２層膜表面に第２層パターン
用のフォトレジストよりなるマスクパターンを形成する
工程、 （６）前記マスクパターンをマスクとして、前記第２層
膜および前記第１層膜を基板表面までエッチングして、
前記溝内に前記第１層膜を残すことにより、第１層パタ
ーンおよび第２層パターンを形成する工程。 ２、下記工程を含むことを特徴とする超電導回路のパタ
ーン形成方法。 （１）基板表面に抵抗膜を形成する工程、 （２）前記工程（１）に連続して前記抵抗膜上に保護絶
縁膜を形成する工程、 （３）前記保護絶縁膜上に、フォトレジストパターンを
形成する工程、 （４）前記保護絶縁膜を前記フォトレジストパターンを
マスクとしてエッチングする工程、 （５）前記保護絶縁膜上に延在する配線膜を形成する工
程、 （６）前記配線膜をパターン化する工程、 （７）前記配線膜上に保護膜を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067789A JPS63234575A (ja) | 1987-03-24 | 1987-03-24 | 超電導回路のパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067789A JPS63234575A (ja) | 1987-03-24 | 1987-03-24 | 超電導回路のパタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63234575A true JPS63234575A (ja) | 1988-09-29 |
Family
ID=13355071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067789A Pending JPS63234575A (ja) | 1987-03-24 | 1987-03-24 | 超電導回路のパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63234575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464339A (en) * | 1987-09-04 | 1989-03-10 | Toshiba Corp | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979584A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | ジヨセフソン集積回路用抵抗 |
| JPS6143488A (ja) * | 1984-08-08 | 1986-03-03 | Agency Of Ind Science & Technol | 超伝導コンタクトの製造方法 |
| JPS61115360A (ja) * | 1984-11-10 | 1986-06-02 | Agency Of Ind Science & Technol | ジヨセフソン集積回路の作製方法 |
| JPS61241988A (ja) * | 1985-04-19 | 1986-10-28 | Agency Of Ind Science & Technol | ジヨセフソン集積回路の製造方法 |
-
1987
- 1987-03-24 JP JP62067789A patent/JPS63234575A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979584A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | ジヨセフソン集積回路用抵抗 |
| JPS6143488A (ja) * | 1984-08-08 | 1986-03-03 | Agency Of Ind Science & Technol | 超伝導コンタクトの製造方法 |
| JPS61115360A (ja) * | 1984-11-10 | 1986-06-02 | Agency Of Ind Science & Technol | ジヨセフソン集積回路の作製方法 |
| JPS61241988A (ja) * | 1985-04-19 | 1986-10-28 | Agency Of Ind Science & Technol | ジヨセフソン集積回路の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464339A (en) * | 1987-09-04 | 1989-03-10 | Toshiba Corp | Semiconductor device |
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