JPS6260835B2 - - Google Patents
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- Publication number
- JPS6260835B2 JPS6260835B2 JP58196057A JP19605783A JPS6260835B2 JP S6260835 B2 JPS6260835 B2 JP S6260835B2 JP 58196057 A JP58196057 A JP 58196057A JP 19605783 A JP19605783 A JP 19605783A JP S6260835 B2 JPS6260835 B2 JP S6260835B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- photoresist
- film
- substrate
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、低温リフトオフ法によるジヨセフソ
ン素子のパターン形成方法に係り、特に上部電極
パターンの形成に関するものである。
ン素子のパターン形成方法に係り、特に上部電極
パターンの形成に関するものである。
ジヨセフソン接合を応用したスイツチング素子
は、スイツチング時間や消費電力がSi半導体素子
に比べてそれぞれ約２桁優れた性能を有し、高速
論理、メモリ素子として有望視されている。この
ジヨセフソン素子の各電極および層間絶縁膜のパ
ターン形成は、リフトオフ法により作製される。
プロセスの作製条件は素子特性の劣下を防止する
ために70℃以下の低温で行つている。リフトオフ
マスクは、第１図に示す様に基板１１上にポジ型
のホトレジスト１２を塗布し、露光後C6H5Clで
現像し、レジストの断面構造をオーバハングにし
たいわゆる、レジストステンシルマスクが用いら
れている。ジヨセフソン素子の中で最も重要な作
製プロセスは、ジヨセフソン接合を形成するベー
ス電極と上部電極である。特に上部電極を形成す
る場合に用いるレジストマスクは、酸素イオンに
よるスパツタダメージを受ける。すなわち、ベー
ス電極接合面の高周波スパツタリングクリーニン
グとトンネルバリアを形成する酸素含有中での高
周波スパツタ酸化処理の影響を受けて第２図に示
す様にレジストのオーバハング部２３が欠損す
る。一方上部電極材には素子特性の劣下の原因と
なるためにPb―In合金が用いられない。このた
めに、Pb―Biもしくは、Pb―Au―Pb合金を用い
なければならない。これら、電極材の最大の欠点
はいずれもアルカリ現像液や水に対して侵食され
るために、その表面に保護膜としてSiOコートを
施こす必要がある。
は、スイツチング時間や消費電力がSi半導体素子
に比べてそれぞれ約２桁優れた性能を有し、高速
論理、メモリ素子として有望視されている。この
ジヨセフソン素子の各電極および層間絶縁膜のパ
ターン形成は、リフトオフ法により作製される。
プロセスの作製条件は素子特性の劣下を防止する
ために70℃以下の低温で行つている。リフトオフ
マスクは、第１図に示す様に基板１１上にポジ型
のホトレジスト１２を塗布し、露光後C6H5Clで
現像し、レジストの断面構造をオーバハングにし
たいわゆる、レジストステンシルマスクが用いら
れている。ジヨセフソン素子の中で最も重要な作
製プロセスは、ジヨセフソン接合を形成するベー
ス電極と上部電極である。特に上部電極を形成す
る場合に用いるレジストマスクは、酸素イオンに
よるスパツタダメージを受ける。すなわち、ベー
ス電極接合面の高周波スパツタリングクリーニン
グとトンネルバリアを形成する酸素含有中での高
周波スパツタ酸化処理の影響を受けて第２図に示
す様にレジストのオーバハング部２３が欠損す
る。一方上部電極材には素子特性の劣下の原因と
なるためにPb―In合金が用いられない。このた
めに、Pb―Biもしくは、Pb―Au―Pb合金を用い
なければならない。これら、電極材の最大の欠点
はいずれもアルカリ現像液や水に対して侵食され
るために、その表面に保護膜としてSiOコートを
施こす必要がある。
しかし、第３図に示す様に、該レジストマスク
ではPb―Bi電極パターン３３の側面まで完全に
SiOコート３４で被覆するのが困難である。第４
図はリフトオフ後のPb―Bi上部電極パターン４
３のSiOコート膜４４の被覆状態を示したもので
ある。この現象は、次のホトレジ工程においてパ
ターン側壁から侵食が進行し、第５図ａ，ｂに示
す様に上部電極パターンの膨れ、剥離が頻発し大
きな弊害となつていた。
ではPb―Bi電極パターン３３の側面まで完全に
SiOコート３４で被覆するのが困難である。第４
図はリフトオフ後のPb―Bi上部電極パターン４
３のSiOコート膜４４の被覆状態を示したもので
ある。この現象は、次のホトレジ工程においてパ
ターン側壁から侵食が進行し、第５図ａ，ｂに示
す様に上部電極パターンの膨れ、剥離が頻発し大
きな弊害となつていた。
本発明の目的は、ジヨセフソン素子の上部電極
パターンの膨れ、剥離を完全に防止することを可
能としたジヨセフソン素子のパターン形成法を提
供することにある。
パターンの膨れ、剥離を完全に防止することを可
能としたジヨセフソン素子のパターン形成法を提
供することにある。
上記の目的を実現するために、本発明では第６
図ａに示す様に上部電極材Pb―Bi６３を被着
後、レジストマスク６２の側面を酸素ガスを用い
てプラズマアツシヤで軽くエツチングし、第６図
ｂに示す様に約0.3〜1.0μｍ程度の間隙を形成
し、その後に、SiOコート膜を被着した。なお、
６５はプラズマアツシヤでレジストの側面がエツ
チングされた部分を示す。その結果、第６図ｃに
示す様に上部電極Pb―Biパターンの側面は、完
全にSiOコート膜６４で被覆することが可能とな
つた。第６図ｄは、リフトオフ処理した後、引続
いてアルカリ現像液および水洗処理した後にPb
―Bi電極パターンを示したものである。この結
果、従来問題となつていたPb―Bi電極パターン
の侵食は完全に防止することが出来、膨れ、剥離
が皆無となつた。第７図は酸素ガスを用いたプラ
ズマアツシヤのレジストに対するプラズマアツシ
ヤ時間とエツチング量（横方向の）との関係を示
したものである。エツチング条件はレジスト厚
1.5μｍ、圧力0.5Torr、出力50Wである。
図ａに示す様に上部電極材Pb―Bi６３を被着
後、レジストマスク６２の側面を酸素ガスを用い
てプラズマアツシヤで軽くエツチングし、第６図
ｂに示す様に約0.3〜1.0μｍ程度の間隙を形成
し、その後に、SiOコート膜を被着した。なお、
６５はプラズマアツシヤでレジストの側面がエツ
チングされた部分を示す。その結果、第６図ｃに
示す様に上部電極Pb―Biパターンの側面は、完
全にSiOコート膜６４で被覆することが可能とな
つた。第６図ｄは、リフトオフ処理した後、引続
いてアルカリ現像液および水洗処理した後にPb
―Bi電極パターンを示したものである。この結
果、従来問題となつていたPb―Bi電極パターン
の侵食は完全に防止することが出来、膨れ、剥離
が皆無となつた。第７図は酸素ガスを用いたプラ
ズマアツシヤのレジストに対するプラズマアツシ
ヤ時間とエツチング量（横方向の）との関係を示
したものである。エツチング条件はレジスト厚
1.5μｍ、圧力0.5Torr、出力50Wである。
以下、実施例について詳細に説明する。
実施例 １
本発明により形成したPb系ジヨセフソン論理
素子の断面図を第８図に示す。
素子の断面図を第８図に示す。
基板には、直径50mmφ、厚さ350μｍ＜100＞の
Si基板８１を用いる。なおSi基板８１上には
600nmの熱酸化膜が施こしてある。このSi基板８
１上にNb膜を高速スパツタ法により膜厚300nm
を被着し、グランドプレーン８２とした。
Si基板８１を用いる。なおSi基板８１上には
600nmの熱酸化膜が施こしてある。このSi基板８
１上にNb膜を高速スパツタ法により膜厚300nm
を被着し、グランドプレーン８２とした。
その後、陽極酸化法によりNbの表面にNb2O5
８３を膜厚150nm形成し、ついで、層間絶縁膜と
してSiO８４を膜厚200nm被着した。この上にベ
ース電極用のレジストマスクを、次の条件で形成
した。AZ1350J（AZ社商品）を0.8μｍの厚さに
形成し、空気中で70℃、30分間のプリベークを行
う。ついで、所望パターンを露光後、C6H5Cl液
に10分間浸漬し、さらに、アルカリ系現像液を用
いて90秒間の現像処理を行つた。現像液の組成は
AZテペロツパー（AZ社商品名）：水＝１：１を
用いた。上記の条件でSi基板８１を真空槽に挿入
しSiO８４の表面に吸着した水分や汚れを取り除
くためにArでスパツタクリーニングを行つた。
８３を膜厚150nm形成し、ついで、層間絶縁膜と
してSiO８４を膜厚200nm被着した。この上にベ
ース電極用のレジストマスクを、次の条件で形成
した。AZ1350J（AZ社商品）を0.8μｍの厚さに
形成し、空気中で70℃、30分間のプリベークを行
う。ついで、所望パターンを露光後、C6H5Cl液
に10分間浸漬し、さらに、アルカリ系現像液を用
いて90秒間の現像処理を行つた。現像液の組成は
AZテペロツパー（AZ社商品名）：水＝１：１を
用いた。上記の条件でSi基板８１を真空槽に挿入
しSiO８４の表面に吸着した水分や汚れを取り除
くためにArでスパツタクリーニングを行つた。
この時の条件は480VでAr圧力３×10-3Torr、
スパツタ時間は５分である。次に真空槽内の真空
度を５×10-7Torrに減圧した後、抵抗加熱ヒー
タにより、Au、Pb、Inの順で積層蒸着を行つ
た。膜厚は4nm、160nm、36nmである。蒸着
後、表面保護膜を形成するために、真空槽に酸素
ガスを導入し１気圧にしてから、真空槽の温度を
60℃に保ち60分間の酸化処理を行つた。この後、
真空槽内より基板８１を取り出しアセトン中でリ
フトオフを行ないベース電極８５を形成した。次
に、接合ウインドウ孔８７用のレジストマスクを
ベース電極と同様に形成し、再び真空槽内におい
てArによるスパツタクリーニングを行つた後、
SiOを膜厚270nm被着した。リフトオフは前述し
たベース電極と同様な方法で行ない接合ウインド
ウ孔８７を形成した。次に、上部電極用のレジス
トマスクを次の条件で作製した。AZ1350Jレジス
トを1.5μｍの厚さに形成し、空気中で70℃、30
分のプリベークを行つた。ついで、所望パターン
を露光後、C6H5Cl液に10分間浸漬し、その後、
アルカリ現像液を用いて90秒間の現像処理を行つ
た。現像液の組成はベース電極と同じである。但
し、露光時間は前述した条件に比べて２倍の時間
に設定し照射した。再び、真空槽内において減圧
した後、ベース電極面を酸素ガスによるスパツタ
クリーニングを行つた。諸条件はベース電極と同
様である。但し、ガス種は前述した酸素である。
引続いて、トンネルバリアを形成するために酸素
ガスを導入し、８×10-3Torrにした後、360Vで
20分間の高周波スパツタ酸化処理を行ないトンネ
ルバリア８６を形成した。ついで、真空槽内の真
空度を５×10-7Torrに減圧した後、抵抗加熱ヒ
ータによりPb―Bi（29wt％）を同時蒸着により
膜厚420nm被着し真空槽内より取り出し、プラズ
マ灰化装置の真空槽に挿入した。一度５×
10-2Torrに減圧した後、酸素ガスを導入し真空
槽内を0.5Torrに設定し、出力50W、１分間のプ
ラズマアツシヤ処理を施した。この時のレジスト
の横方向におけるエツチング量は約0.7μｍに形
成した。この後、引続いて、真空槽内に挿入し、
一度５×10-6Torrの真空度にした後、酸素ガス
を導入し３×10-3Torrに設定し、480Vで３分間
のスパツタクリーニングを行ない、再び、５×
10-6Torrに真空槽を減圧し、保護膜として膜厚
100nmのSiOを被着した。蒸着後、真空槽内から
取り出してからアセトン中でリフトオフを行ない
上部電極８８と保護膜SiO８９を形成した。次
に、層間絶縁膜として、前記上部電極と同じレジ
ストマスクを用いて基板８１を挿入した。スパツ
タクリーニングは、Arガスを用いて３×
10-6Torr、出力480Vで３分間の処理を行ない、
６×10-6Torrに減圧した後、SiOを膜厚600nm被
着した。再び真空槽から取り出しアセトン中でリ
フトオフを行ない層間絶縁膜９０を形成した。次
に制御線用のレジストマスクを前述の上部電極、
層間絶縁膜と同様な方法で作製した。再び、真空
槽へ挿入し、Arによるスパツタクリーニング
後、５×10-7Torr以下で、Pb、Au、Inの順で積
層蒸着を行つた。膜厚はそれぞれ540nm、
10nm、250nmである。被着後、真空槽から取り
出してアセトン中でリフトオフを行ない制御線９
１を形成した。最後に保護膜としてSiOを膜厚1.3
μｍを被着しリフトオフにより形成した。以上述
べた様に、上部電極の作製においては、Pb―Bi
被着後、酸素ガスによるプラズマアツシヤー処理
を行ない、その後に保護膜SiOを被着する新しい
プロセスを取り入れPb系ジヨセフソン論理素子
の作製を完了した。
スパツタ時間は５分である。次に真空槽内の真空
度を５×10-7Torrに減圧した後、抵抗加熱ヒー
タにより、Au、Pb、Inの順で積層蒸着を行つ
た。膜厚は4nm、160nm、36nmである。蒸着
後、表面保護膜を形成するために、真空槽に酸素
ガスを導入し１気圧にしてから、真空槽の温度を
60℃に保ち60分間の酸化処理を行つた。この後、
真空槽内より基板８１を取り出しアセトン中でリ
フトオフを行ないベース電極８５を形成した。次
に、接合ウインドウ孔８７用のレジストマスクを
ベース電極と同様に形成し、再び真空槽内におい
てArによるスパツタクリーニングを行つた後、
SiOを膜厚270nm被着した。リフトオフは前述し
たベース電極と同様な方法で行ない接合ウインド
ウ孔８７を形成した。次に、上部電極用のレジス
トマスクを次の条件で作製した。AZ1350Jレジス
トを1.5μｍの厚さに形成し、空気中で70℃、30
分のプリベークを行つた。ついで、所望パターン
を露光後、C6H5Cl液に10分間浸漬し、その後、
アルカリ現像液を用いて90秒間の現像処理を行つ
た。現像液の組成はベース電極と同じである。但
し、露光時間は前述した条件に比べて２倍の時間
に設定し照射した。再び、真空槽内において減圧
した後、ベース電極面を酸素ガスによるスパツタ
クリーニングを行つた。諸条件はベース電極と同
様である。但し、ガス種は前述した酸素である。
引続いて、トンネルバリアを形成するために酸素
ガスを導入し、８×10-3Torrにした後、360Vで
20分間の高周波スパツタ酸化処理を行ないトンネ
ルバリア８６を形成した。ついで、真空槽内の真
空度を５×10-7Torrに減圧した後、抵抗加熱ヒ
ータによりPb―Bi（29wt％）を同時蒸着により
膜厚420nm被着し真空槽内より取り出し、プラズ
マ灰化装置の真空槽に挿入した。一度５×
10-2Torrに減圧した後、酸素ガスを導入し真空
槽内を0.5Torrに設定し、出力50W、１分間のプ
ラズマアツシヤ処理を施した。この時のレジスト
の横方向におけるエツチング量は約0.7μｍに形
成した。この後、引続いて、真空槽内に挿入し、
一度５×10-6Torrの真空度にした後、酸素ガス
を導入し３×10-3Torrに設定し、480Vで３分間
のスパツタクリーニングを行ない、再び、５×
10-6Torrに真空槽を減圧し、保護膜として膜厚
100nmのSiOを被着した。蒸着後、真空槽内から
取り出してからアセトン中でリフトオフを行ない
上部電極８８と保護膜SiO８９を形成した。次
に、層間絶縁膜として、前記上部電極と同じレジ
ストマスクを用いて基板８１を挿入した。スパツ
タクリーニングは、Arガスを用いて３×
10-6Torr、出力480Vで３分間の処理を行ない、
６×10-6Torrに減圧した後、SiOを膜厚600nm被
着した。再び真空槽から取り出しアセトン中でリ
フトオフを行ない層間絶縁膜９０を形成した。次
に制御線用のレジストマスクを前述の上部電極、
層間絶縁膜と同様な方法で作製した。再び、真空
槽へ挿入し、Arによるスパツタクリーニング
後、５×10-7Torr以下で、Pb、Au、Inの順で積
層蒸着を行つた。膜厚はそれぞれ540nm、
10nm、250nmである。被着後、真空槽から取り
出してアセトン中でリフトオフを行ない制御線９
１を形成した。最後に保護膜としてSiOを膜厚1.3
μｍを被着しリフトオフにより形成した。以上述
べた様に、上部電極の作製においては、Pb―Bi
被着後、酸素ガスによるプラズマアツシヤー処理
を行ない、その後に保護膜SiOを被着する新しい
プロセスを取り入れPb系ジヨセフソン論理素子
の作製を完了した。
以上、本発明により作製したジヨセフソン論理
素子は、従来問題となつていたPb―Bi電極パタ
ーンエツジからの侵食は完全に防止することがで
きる様になり、膨れ、剥離が皆無となつた。この
結果、超電導特性も劣下なく作製プロセスも極め
て安定となり歩留りが著しく向上した。また、酸
素プラズマアツシヤーによるPb―Biへの酸化の
影響もまつたく無いことが超電導特性より確認出
来た。
素子は、従来問題となつていたPb―Bi電極パタ
ーンエツジからの侵食は完全に防止することがで
きる様になり、膨れ、剥離が皆無となつた。この
結果、超電導特性も劣下なく作製プロセスも極め
て安定となり歩留りが著しく向上した。また、酸
素プラズマアツシヤーによるPb―Biへの酸化の
影響もまつたく無いことが超電導特性より確認出
来た。
本発明は、また、上部電極材にPb―Au―Pbを
用いてもPb―Biと同様に超電導特性の良い結果
を得ることが確認できた。
用いてもPb―Biと同様に超電導特性の良い結果
を得ることが確認できた。
第１図はレジストマスクの断面図、第２図は欠
損したオーバハング部の断面図、第３図はSiOコ
ート膜の被覆不良を示す断面図、第４図はリフト
オフ後のPb―Bi電極パターンの断面図、第５図
ａ，ｂは上部電極パターンの膨れおよび剥離を示
す断面図、第６図ａはPb―Biの被着後の断面
図、第６図ｂは本発明によるプラズマアツシヤ後
のレジストマスクの断面図、第６図ｃはSiOコー
ト膜により完全被覆されたPb―Bi電極パターン
の断面図、第６図ｄは、リフトオフ後のPb―Bi
電極パターンの断面図、第７図はプラズマアツシ
ヤ時間とエツチング量との関係を示す図、第８図
は本発明により形成したPb系ジヨセフソン論理
素子の断面図を示す。 符号の説明 １１，２１，３１，４１，５１，
６１，８１……基板、１２，２２，３２，６２…
…レジストマスク、２３……スパツタにより損失
したレジストのオーバハング部、３３，４３，５
３，６３，……Pb―Bi上部電極、３４，４４，
５４，６４……SiOコート膜、６５……プラズマ
アツシヤによりエツチングされたレジストの側
面、８１……Si基板、８２……Nbグランドプレ
ーン、８３……Nb2O3陽極酸化膜、８４……層間
絶縁膜、８５……ベース電極、８６……トンネル
バリア、８７……接合ウインドウ孔、８８……上
部電極、８９……SiOコート膜、９０……層間絶
縁膜、９１……制御線、９２……保護膜。
損したオーバハング部の断面図、第３図はSiOコ
ート膜の被覆不良を示す断面図、第４図はリフト
オフ後のPb―Bi電極パターンの断面図、第５図
ａ，ｂは上部電極パターンの膨れおよび剥離を示
す断面図、第６図ａはPb―Biの被着後の断面
図、第６図ｂは本発明によるプラズマアツシヤ後
のレジストマスクの断面図、第６図ｃはSiOコー
ト膜により完全被覆されたPb―Bi電極パターン
の断面図、第６図ｄは、リフトオフ後のPb―Bi
電極パターンの断面図、第７図はプラズマアツシ
ヤ時間とエツチング量との関係を示す図、第８図
は本発明により形成したPb系ジヨセフソン論理
素子の断面図を示す。 符号の説明 １１，２１，３１，４１，５１，
６１，８１……基板、１２，２２，３２，６２…
…レジストマスク、２３……スパツタにより損失
したレジストのオーバハング部、３３，４３，５
３，６３，……Pb―Bi上部電極、３４，４４，
５４，６４……SiOコート膜、６５……プラズマ
アツシヤによりエツチングされたレジストの側
面、８１……Si基板、８２……Nbグランドプレ
ーン、８３……Nb2O3陽極酸化膜、８４……層間
絶縁膜、８５……ベース電極、８６……トンネル
バリア、８７……接合ウインドウ孔、８８……上
部電極、８９……SiOコート膜、９０……層間絶
縁膜、９１……制御線、９２……保護膜。
Claims (1)
- 【特許請求の範囲】 １ 下記の工程を含むジヨセフソン素子のパター
ン形成方法。 (1) 基板上にポジ型ホトレジストを塗布する工
程、 (2) 上記ホトレジストの所望部分に紫外光を照射
し、その後現像処理を施し、ホトレジストパタ
ーンを形成する工程、 (3) 上記ホトレジストをリフトオフマスクとし超
電導膜を被着する工程、 (4) 上記超電導膜を被着後、酸素ガスによるプラ
ズマアツシヤーを行ない上記ホトレジストの露
出部をエツチングすることにより、基板上の超
電導膜とホトレジストの間に間隔を設ける工
程、 (5) 上記プラズマアツシヤ後、上記基板上の超電
導膜の周囲にSiO膜を100〜150nm被着する工
程、 (6) 上記SiO膜被着後、リフトオフ処理をする工
程から成ることを特徴とするジヨセフソン素子
のパターン形成方法。 ２ 酸素プラズマアツシヤーの条件として、酸素
ガス圧0.3〜0.6Torr、出力10〜100Wで１〜２分
間行なうことを特徴とする特許請求の範囲第１項
記載のジヨセフソン素子のパターン形成方法。 ３ 超電導膜としてPb―Bi、Pb―Bi―Au、Pb―
Au―Pbのいずれか１種の合金を用いることを特
徴とする特許請求の範囲第１項又は第２項記載の
ジヨセフソン素子のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196057A JPS6088484A (ja) | 1983-10-21 | 1983-10-21 | ジヨセフソン素子のパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196057A JPS6088484A (ja) | 1983-10-21 | 1983-10-21 | ジヨセフソン素子のパタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6088484A JPS6088484A (ja) | 1985-05-18 |
| JPS6260835B2 true JPS6260835B2 (ja) | 1987-12-18 |
Family
ID=16351477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196057A Granted JPS6088484A (ja) | 1983-10-21 | 1983-10-21 | ジヨセフソン素子のパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6088484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457139U (ja) * | 1990-09-17 | 1992-05-15 |
-
1983
- 1983-10-21 JP JP58196057A patent/JPS6088484A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457139U (ja) * | 1990-09-17 | 1992-05-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6088484A (ja) | 1985-05-18 |
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