JPS632348A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法、特に半導体基板上の各
素子間を電気的に絶縁分離するために素子間のフィール
ド領域に比較的厚い絶縁膜を平坦に埋め込む半導体装置
の製造方法に関する。

（ロ）従来の技術 ＭＯ３型半導体装置においては寄生チャンネルによる絶
縁不良をなくし、かつ寄生容量を小きくするために素子
間のいわゆるフィールド領域に厚い酸化膜を形成する事
が行われている。従来のような酸化膜を用いた素子間分
離法としては選択酸化法が良く知られている。これは素
子形成領域を耐酸化性マスク、代表的にはシリコン窒化
膜で覆い高温酸化を行ってフィールド領域に選択的に厚
い酸化膜を形成するものである。しかしこのような選択
酸化法においては高温酸化中シリコン窒化膜の端部から
フィールド酸化膜が烏のくちばしくバーズビーク）状に
食い込むため素子形成領域の寸法誤差の原因となり、実
質的な素子寸法を減少させるため集積回路の高集積化の
妨げとなっていた。また選択酸化法においては、フィー
ルド酸化膜を形成後フィールド領域と素子形成領域の間
にフィールド酸化膜厚の約半分程度の表面段差ができる
。これが後々の工程まで段差として残るため、その後の
リングラフイー精度の低下や金属配線の段差部での断線
等信頼性を下げる原因となっていた。

これに対して上記バーズビークをなくシ、シかも表面を
平坦にするためにフィールド領域の半導体基板をエツチ
ングし、ここに絶縁膜を埋め込む素子分離法が特開昭５
９〜１６７０３０号公報等で知られている。この素子分
離法を第２図（ａ）乃至第２図（ｆ）を用いて説明する
。

まず面方位（１００）、比抵抗５〜１０ΩｍのＰ型Ｓｉ
基板（２１）を用意してこの上に耐エツチングマスク兼
耐イオン注入マスクとなる例えば４０００人の熱酸化膜
（２２）を形成し、これを素子形成領域にのみ残して反
応性イオンエツチング法によりフィールド領域に０．６
μｍ程度の凹部（２３）を形成する。続いてＢ′″イオ
ンを５０ＫＶでｌＸｌ０’″ハが程度イオン注入してチ
ャンネルストッパとなる２４層（２４）を形成する（ａ
）。次に熱酸化膜（２２）を除去し、必要ならば２００
０人程度０熱酸化膜を形成した後、基板全面にＣＶＤに
よるＳｉｎ、膜（２５）を約０．６μｍまたはこれより
厚く堆積する（ｂ）。次にこのＳｉＯｘ膜（２５）表面
の凹部上に、スペーサ膜としてポジ型レジスト膜（２６
）を写真蝕刻法により選択的に形成する（ｃ）。このと
き、凹部（２３）の周辺からレジスト膜（２６）までの
距離Ｘが、凹部（２３）の段差をＴとしたとき０．７Ｔ
≦Ｘ≦１．３Ｔとなるようにする。またレジスト膜（２
６）の膜厚は凹部（２３）の段差より薄く、例えば２０
００人程度０熱る。その後、流動性物質膜としてＰＭＡ
Ｈ型レジストとポジ型レジストの混合レジスト膜（２７
）を全面に塗布してレジスト膜（２６）とＳｉＯ，膜（
２５）の境界をなだらかにする（ｄ）。次にフレオン系
ガスを用いた反応性イオンエツチング法により全面エツ
チングを行う。このときエツチング条件は、Ｓｉｎ！膜
（２５）のエツチング速度がレジスト膜（２６）のそれ
より大きく、例えば２倍程度になるように設定する。ま
たレジスト膜（２７）のエツチング速度は例えばＳ　ｉ
Ｏを膜（２５）とレジスト膜（２６）のそれの間に選ぶ
。この結果、フィールド領域ではレジスト膜（２６）が
エツチングに対するストッパとなり、また境界部ではレ
ジスト膜（２７）が他の部分より若干厚いためこの部分
でのＳｉｎ、膜（２５）のエツチングも抑制され、素子
形成領域の基板表面を露出させるまでエツチングして不
要なレジスト膜を除去すると、Ｓ　１０　＊膜（２５）
がフィールド領域に平坦に埋め込まれた構造が得られる
（ｅ）。この後、素子形成工程に入り、例えばゲート酸
化膜（２８１＞（２８りを形成してその上にポリＳｉゲ
ート電極（２９１）（２９１）を形成し、ソース、ドレ
イン拡散を行ってＭＯＳ　　ＦＥＴを形成する（ｆ＞。

（ハ）発明が解決しようとする問題点 しかしながら斯上した素子分離法では、レジスト膜（２
６）を選択的に付着するためのマスク合わせを必要とし
、またレジスト膜（２６）（２７）の全面エッチバック
する必要がある。このためマスク合わせを高精度で行い
、エッチバックの終端の検出を行う工程上のフントロー
ルが大変困難である問題点があった。

（ニ）問題点を解決するための手段 本発明は斯上した問題点に鑑みてなきれ、半導体基板の
フィールド領域に形成した凹部を増速酸化による酸化膜
で埋め込むことにより、従来の問題点を大巾に改善した
半導体装置の製造方法を提供するものである。

（＊）作用 本発明に依れば、半導体基板のフィールド領域の凹部の
底面に増速酸化のためのイオン注入領域を形成し、パイ
ロ酸化処理してイオン注入領域上に増速酸化を促し、凹
部底面より熱酸化膜を生成して行くので、凹部は平坦に
熱酸化膜で埋め込め平坦な表面を有する素子分離方法を
実現できる。

（へ）実施例 以下に第１図（ａ）乃至第１図（ｇ）を参照して本発明
の一実施例を詳述する。

本発明の第１の工程は半導体基板（１）のフィールド領
域（２）に凹部（３）を形成することにある（第１図（
ａ）および第１図（ｂ））。

本工程では面方位（１００）、比抵抗５〜１０Ω何のＰ
型シリコン基板（１）を用意し、この表面に薄いシリコ
ン酸化膜（図示せず）を介するかあるいは直接耐酸化マ
スク兼耐イオン注入マスクとなる約１５００人のシリコ
ン窒化膜（４）を減圧ＣＶＤ法で付着している。フィー
ルド領域（３）上にあるシリコン窒化膜（４）は周知の
ホトエツチングにより選択的に除去する。続いてシリコ
ン窒化膜（４）をマスクとしてケミカルエツチングある
いは反応性イオンエツチングによりフィールド領域（２
）に約０．５μｍ程度の凹部（３）を形成する。

本発明の第２の工程は凹部（３）底面に所定の厚みのパ
ッド酸化膜（８）を付着することにある（第１図（ｅ）
乃至第１図（ｅ））。

先ず本工程では凹部（３）底面にＰ型のチャンネルスト
ッパ領域（５）を形成している。即ち、第１図（ｃ）に
示すように、凹部（３）表面を熱酸化して酸化膜（６）
を形成し、シリコン窒化膜（２）をマスクとして反応性
イオンエツチングを行い凹部（３）底面の酸化膜〈６）
に拡散孔（７）を形成している。続いて第１図（ｄ）に
示すように、ボロンイオン（Ｂ＋）を加速電圧５０Ｋｅ
Ｖでドーズ量Ｉ　Ｘ　１０　”ｅｍ−”でイオン注入し
てチャンネルストッパ領域（５）となる２３層を凹部（
３）底面に選択的に形成する。

更に本工程では少くともチャンネルストッパ領域（５）
上に基板（１）を熱酸化して形成した所定の厚さのパッ
ド酸化膜（８）を付着している。このパッド酸化膜（８
）の厚みは第３図に示す特性図より決められ、イオン注
入する不純物のイオン濃度のピークが基板（１）表面に
来るようにその厚みを決　　定している。具体的にはヒ
素（Ａｓ）をドーズ１５ＸＩＱ”ｃｍ−”でイオン注入
する場合、加速室ＥＥ４０ＫｅＶでは２２０人の厚みに
、加速電圧８０ＫｅＶでは３８０人の厚みに、加速電圧
１３０ＫｅＶでは６２０人の厚みに設定する。

本発明の第３の工程はパッド酸化膜（８）を介して凹部
（３）底面に所定の不純物をイオン注入することにある
（第１図（ｆ））。

本工程ではシリコン窒化膜（２）をマスクとしてパッド
酸化膜（８）を介して凹部（３）底面にヒ素等の不純物
のイオン注入を行い、凹部（３）底面にイオン注入領域
（９）を形成する。不純物の種類としてはＡｓ、Ｐ等を
用いるが、増速酸化を促すものであれば良い。なおイオ
ン注入の加速電圧、ドーズ量は所定の値に選択され、イ
オン注入に依るイオン濃度のピーク位置が基板（１〉の
凹部（３）表面ある　　　。

いはその近傍に来るようにする。イオン注入に依るイオ
ン濃度は第４図に示す如く、イオン平均飛程Ｒ２がパッ
ド酸化膜（８）の厚みと略等しくなるように設定すると
実線で示すガウス分布をする。本実施例ではヒ素を不純
物として用い、ドーズ量５Ｘ　Ｉ　Ｑ　”ｃｍ−”に設
定シテイル。

本発明の第４の工程はパッド酸化膜（８）を除去した後
、凹部（３）底面を増速酸化して凹部を増速酸化膜（１
０）で埋め込むことにある（第１図（ｇ）　）　−本工
程ではシリコン窒化膜（２）をマスクとして用い、凹部
（３）表面に付着したパッド酸化膜（８）および他の酸
化膜（６）をエツチング除去している。

次に本発明の最も特徴とする工程を行う。即ち、露出し
た凹部（３）表面をシリコン窒化膜（２）をマスクとし
て選択的に低温熱酸化して、イオン注入領域（９）上に
増速酸化による増速酸化膜（１０）を形成し、凹部（３
）をこの増速酸化膜（１０）で埋め込んでいる。この熱
酸化処理では低温で処理することにより増速酸化を促進
しており、本実施例では８７５°Ｃで４０分間のパイロ
酸化（水素燃焼酸化）を行っている。

低温処理する理由を第５図を参照して説明すると、ヒ素
の活性化率を低く抑えて熱酸化しないと増速酸化の効果
が得られないためである。ヒ素を加速電圧１００　Ｋｅ
Ｖでドーズ量５　Ｘ　１０　”ｃｍ−”でイオン注入し
た場合、活性化率を５０％以下に抑えるには９５０℃以
下で熱処理をしなくてはならない。従来ではイオン注入
をした場合その欠陥の回復のため１０００℃以上で３０
分間のアニールを必ず行っているのに対して、本発明で
は低温で処理して欠陥をそのまま利用して増速酸化する
点に特徴がある。

本工程に於ける増速酸化の増速酸化膜（１ｏ）の厚みと
パッド酸化膜（８）の厚みの関係を第６図を参照して説
明する。第６図はヒ素をドーズ量５×ＩＱ′６ｃｍ−’
で加速電圧４０　ＫｅＶ、　８０　ＫｅＶ、１３０Ｋｅ
■の場合の特性図であり、点線は１０００’Ｃで３０分
間のアニールを行った基板の再酸化の特性図である。加
速電圧４０ＫｅＶの場合、パッド酸化膜（８）が約１４
０人のとき増速酸化膜（１ｏ）の厚さは４０ｏＯ人とピ
ークとなる。加速電圧８０ＫｅＶの場合、パッド酸化膜
（８）が約３５０人のとき増速酸化膜（１０）の厚さは
４０００人とピークとなる。

゛　更に加速電圧１３０ＫｅＶの場合、パッド酸化膜（
８）が約６００人のとき増速酸化膜（１０）の厚きは４
０００人とピークとなる。この結果−より増速酸化膜（
１０）がピークの厚みとなるのは第３図に示した如く、
イオン濃度のピークが基板（１）表面に位置する様にパ
ッド酸化膜（８）の厚みを加速電圧４０ＫｅＶで２２０
人、加速電圧８０ＫｅＶで３８０人、加速電圧１３０　
ＫｅＶで６２０人とした値と良く一致していることが明
らかである。これから本発明の増速酸化は次の様に解析
される。イオン注入時の平均飛程Ｒ１近傍にイオン注入
による欠陥のピークが存在し、パッド酸化膜（８）の厚
みをＲｐの近傍に設定すると基板（１）表面に欠陥ピー
クが現れる。

この基板（１）表面を低温で熱酸化すると欠陥がアニー
ル詐れる前に酸化が進み、欠陥ピークによる増速酸化が
続くのである。

第６図に示す点線の特性図はヒ素を加°速電圧８０　Ｋ
ｅＶ、　　ドーズ量５Ｘ１０’鴨「１でイオン注入した
後、１０００℃で３０分間アニール処理をした場合であ
り、酸化膜は８７５℃で３０分間のパイロ酸化しても増
速酸化されず約１７００人の厚みにしかならない。また
パッド酸化膜厚に対して点線の特性はピークを形成せず
、アニールにより基板表面の欠陥が回復していることが
分る。この実験より本発明の増速酸化は基板表面の欠陥
ピークに依ることが明らかである。

なお本工程では凹部（３）の底面より増速酸化を行うた
め凹部（３）側面に形成される酸化膜の厚みは少く、凹
部（３）をその上面を平坦な増速酸化膜（１０）で充填
できるのである。

クト）発明の効果 本発明に依れば、凹部（３）を増速酸化を利用して埋め
込むので、短時間且つ低温で増速酸化膜（１０）を形成
できる利点を有する。このためチャンネルストッパ領域
（５）の再拡散が防止でき、結晶欠陥の発生も少い。

また本発明では、凹部（３）底面より増速酸化膜（１０
）を生成しているので、基板（１）表面との平坦性を容
易に得られ、熱酸化膜であるので膜質も良好である利点
を有する。

更に本発明では凹部（３）を形成するシリコン窒化膜（
２）を最経工程の増速酸化まで利用するので、セルファ
ラインが可能となる利点を有する。

更にまた本発明では増速酸化のみで平坦な上面を形成で
きるので、平坦化処理の工程を除外でき極めて製造容易
な素子分離法を実現できる利点を有する。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｇ＞は本発明の半導体装置の
製造方法を説明する断面図、第２図（ａ）乃至第２図（
ｆ）は従来の半導体装置の製造方法を説明する断面図、
第３図は本発明におけるパッド酸化膜厚とイオン濃度の
関係を説明する特性図、第４図は本発明におけるイオン
濃度のピークを説明する断面図、第５図は本発明におけ
るアニール温度とヒ素の活性化率の関係を説明する特性
図、第６図は本発明におけるパッド酸化膜厚と増速酸化
膜の関係を説明する特性図である。 （１）は半導体基板、　（２）はフィールド領域、（３
）は凹部、（４）はシリコン窒化膜、　（５）はチャン
ネルストッパ領域、（８）はパッド酸化膜、（９）はイ
オン注入領域、　（１０）は増速酸化膜である。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野卓嗣　外１名 第１図（ａ） ＠　１　図（ｂ） 一！＋ｔ’ｌ（Ｃン 第１図ｔｅｌ 第２図ｔｄ） 第２図（ｅｌ 第２図＜ｆ） 第３図 ２２０　３８０５００６２０　　　　１０００人パ、２
ド　喬ｋ　イ６月爽　ｐｌ 第４図 第５図 ７二−／し憑膚

Claims (1)

【特許請求の範囲】
1. （１）半導体基板のフィールド領域に凹部を形成する工
   程と、前記凹部底面に所定の厚みのパッド酸化膜を付着
   する工程と、前記パッド酸化膜を介して前記凹部底面に
   所定の不純物をイオン注入する工程と、前記パッド酸化
   膜を除去した後前記凹部を増速酸化して前記凹部を増速
   酸化膜で埋め込む工程とを備えたことを特徴とする半導
   体装置の製造方法。