JPS6312380B2 - - Google Patents
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- Publication number
- JPS6312380B2 JPS6312380B2 JP57101101A JP10110182A JPS6312380B2 JP S6312380 B2 JPS6312380 B2 JP S6312380B2 JP 57101101 A JP57101101 A JP 57101101A JP 10110182 A JP10110182 A JP 10110182A JP S6312380 B2 JPS6312380 B2 JP S6312380B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- impurity
- nitride film
- region
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は、素子間分離絶縁領域を形成する工
程を有する半導体装置の製造方法に関するもので
ある。
程を有する半導体装置の製造方法に関するもので
ある。
従来、この種の半導体装置の製造方法として
は、酸化シリコン膜を下敷膜とした薄い窒化シリ
コン膜をマスクとして用いてシリコン基板の高温
度・長時間の熱酸化を行ない、素子間分離絶縁領
域を形成する方法が知られている。すなわち、こ
の種の酸化膜形成方法は、シリコンを材料として
選択酸化法を応用するMOS型半導体装置のフイ
ールド領域の厚い酸化膜の形成やバイポーラ型半
導体装置の分離用の酸化膜の形成など、あらゆる
半導体装置の製造方法に一般的に用いられてい
る。しかしながら、この方法では、バーズビーク
と呼ばれる形状の酸化膜の尾状の領域が所要の酸
化膜の上部の両側から延びて形成されてしまう。
従つて、酸化膜本体の最小線幅が１ミクロンなら
両側にそれぞれ0.5ミクロンで計１ミクロンのバ
ーズビークが発生し、線幅２ミクロン以下の加工
が困難であつた。
は、酸化シリコン膜を下敷膜とした薄い窒化シリ
コン膜をマスクとして用いてシリコン基板の高温
度・長時間の熱酸化を行ない、素子間分離絶縁領
域を形成する方法が知られている。すなわち、こ
の種の酸化膜形成方法は、シリコンを材料として
選択酸化法を応用するMOS型半導体装置のフイ
ールド領域の厚い酸化膜の形成やバイポーラ型半
導体装置の分離用の酸化膜の形成など、あらゆる
半導体装置の製造方法に一般的に用いられてい
る。しかしながら、この方法では、バーズビーク
と呼ばれる形状の酸化膜の尾状の領域が所要の酸
化膜の上部の両側から延びて形成されてしまう。
従つて、酸化膜本体の最小線幅が１ミクロンなら
両側にそれぞれ0.5ミクロンで計１ミクロンのバ
ーズビークが発生し、線幅２ミクロン以下の加工
が困難であつた。
この発明は、上記の点に鑑みてなされたもので
あり、厚さが厚く幅の狭い素子間分離絶縁領域を
形成することのできる半導体装置の製造方法を提
供することを目的としたものである。
あり、厚さが厚く幅の狭い素子間分離絶縁領域を
形成することのできる半導体装置の製造方法を提
供することを目的としたものである。
この発明に係る半導体装置の製造方法は、シリ
コン基板に幅の狭い溝を形成し、シリコン基板を
直接に窒化した窒化シリコン膜をマスクにして、
シリコン基板のこの溝に面した部分を熱酸化させ
ることによつて、素子間分離絶縁領域を形成する
ようにしたものである。
コン基板に幅の狭い溝を形成し、シリコン基板を
直接に窒化した窒化シリコン膜をマスクにして、
シリコン基板のこの溝に面した部分を熱酸化させ
ることによつて、素子間分離絶縁領域を形成する
ようにしたものである。
以下、実施例に基づいてこの発明を説明する。
第１図ａ〜ｄはこの発明による半導体装置の製
造方法の一実施例の素子間分離絶縁領域の形成方
法の主要段階を示す断面図である。
造方法の一実施例の素子間分離絶縁領域の形成方
法の主要段階を示す断面図である。
まず、第１図ａに示すように、シリコン基板１
の表面にフオトレジスト、金属などからなり所要
の開口部２ａを有するマスク２を形成する。次
に、第１図ｂに示すように、マスク２をマスクと
して、反応性イオン・エツチング（RIE）などの
方法によつて、シリコン基板１の開口部２ａ直下
の部分をエツチング除去して溝３を形成する。つ
づいて、第１図ｃに示すように、シリコン基板１
の溝３の底面下の部分にイオン注入法などによつ
てシリコン基板１の不純物と同型の不純物を導入
して不純物導入領域４を形成する。さらに、第１
図ｄに示すように、マスク２を除去した後、シリ
コン基板１の表面部を直接に窒化させて窒化シリ
コン膜５を形成する、このとき、窒化シリコン膜
５には溝３に対応する部分に開口部５ａが形成さ
れる。溝３の側面および底面にも窒化シリコン膜
が形成されるが、これらは、シリコン基板１の表
面の窒化シリコン膜５をマスクした後、熱リン酸
でエツチングして取り除く。つづいて、開口部５
ａを有する窒化シリコン膜５をマスクにしてシリ
コン基板１を熱酸化するとシリコン基板１の溝３
の底面および側面に接する部分が酸化され、酸化
シリコンが溝３を埋めて素子間分離絶縁領域６が
形成される。この場合、素子間分離絶縁領域６の
幅は開口部５ａの幅の1.4〜1.5倍になるが、窒化
シリコン膜５の下に下敷膜としての酸化シリコン
膜を用いバーズビークが生じた場合の約２倍より
は小さくなる。すなわち、厚さが厚く、幅が狭い
素子間分離絶縁領域６が形成される。また、窒化
シリコン膜５はシリコン基板１の表面部を直接に
窒化させたものであるから、シリコン基板１との
密着性がよく、また、熱酸化に際してシリコン基
板１に結晶欠陥が生じることがない。さらに、素
子間分離絶縁領域６の底面下には不純物導入領域
４の不純物が拡散して形成されたシリコン基板１
より不純物濃度の高い拡大不純物導入領域４ａが
存在しており、これが分離効果を高めるチヤンネ
ルストツパーになつている。
の表面にフオトレジスト、金属などからなり所要
の開口部２ａを有するマスク２を形成する。次
に、第１図ｂに示すように、マスク２をマスクと
して、反応性イオン・エツチング（RIE）などの
方法によつて、シリコン基板１の開口部２ａ直下
の部分をエツチング除去して溝３を形成する。つ
づいて、第１図ｃに示すように、シリコン基板１
の溝３の底面下の部分にイオン注入法などによつ
てシリコン基板１の不純物と同型の不純物を導入
して不純物導入領域４を形成する。さらに、第１
図ｄに示すように、マスク２を除去した後、シリ
コン基板１の表面部を直接に窒化させて窒化シリ
コン膜５を形成する、このとき、窒化シリコン膜
５には溝３に対応する部分に開口部５ａが形成さ
れる。溝３の側面および底面にも窒化シリコン膜
が形成されるが、これらは、シリコン基板１の表
面の窒化シリコン膜５をマスクした後、熱リン酸
でエツチングして取り除く。つづいて、開口部５
ａを有する窒化シリコン膜５をマスクにしてシリ
コン基板１を熱酸化するとシリコン基板１の溝３
の底面および側面に接する部分が酸化され、酸化
シリコンが溝３を埋めて素子間分離絶縁領域６が
形成される。この場合、素子間分離絶縁領域６の
幅は開口部５ａの幅の1.4〜1.5倍になるが、窒化
シリコン膜５の下に下敷膜としての酸化シリコン
膜を用いバーズビークが生じた場合の約２倍より
は小さくなる。すなわち、厚さが厚く、幅が狭い
素子間分離絶縁領域６が形成される。また、窒化
シリコン膜５はシリコン基板１の表面部を直接に
窒化させたものであるから、シリコン基板１との
密着性がよく、また、熱酸化に際してシリコン基
板１に結晶欠陥が生じることがない。さらに、素
子間分離絶縁領域６の底面下には不純物導入領域
４の不純物が拡散して形成されたシリコン基板１
より不純物濃度の高い拡大不純物導入領域４ａが
存在しており、これが分離効果を高めるチヤンネ
ルストツパーになつている。
第２図ａ〜ｅはこの発明による半導体装置の製
造方法の他の実施例の素子間分離絶縁領域の形成
方法の主要段階を示す断面図である。第２図にお
いて、第１図と同一符号は第１図にて示したもの
と同様のものを表わしている。第２図ａ，ｂの段
階は第１図ａ，ｂの段階と同様にして行う。第２
図ｃに示すようにシリコン基板１の溝３の底面下
の部分にイオン注入法などによつてシリコン基板
１の不純物と異なる型の不純物を導入して第１の
不純物導入領域７を形成する。次に、第２図ｄに
示すように、第２図ｃの場合と同様にして、シリ
コン基板１の不純物と同型の不純物を導入して第
２の不純物導入領域８を形成する。つづいて、第
２図ｅに示すように、第１図に示した実施例と同
様にして開口部５ａを有する窒化シリコン膜５を
マスクにしてシリコン基板１を熱酸化して同様の
素子間分離絶縁領域６を形成する。この場合、第
１の不純物導入領域７および第２の不純物導入領
域８の不純物が拡散してそれぞれ第１の拡大不純
物導入領域７ａおよび第２の拡大不純物導入領域
８ａが形成され、この間に拡散接合容量が形成さ
れる。この拡散接合容量は、素子間分離を強化す
ると共に、保護回路の一部として応用される。
造方法の他の実施例の素子間分離絶縁領域の形成
方法の主要段階を示す断面図である。第２図にお
いて、第１図と同一符号は第１図にて示したもの
と同様のものを表わしている。第２図ａ，ｂの段
階は第１図ａ，ｂの段階と同様にして行う。第２
図ｃに示すようにシリコン基板１の溝３の底面下
の部分にイオン注入法などによつてシリコン基板
１の不純物と異なる型の不純物を導入して第１の
不純物導入領域７を形成する。次に、第２図ｄに
示すように、第２図ｃの場合と同様にして、シリ
コン基板１の不純物と同型の不純物を導入して第
２の不純物導入領域８を形成する。つづいて、第
２図ｅに示すように、第１図に示した実施例と同
様にして開口部５ａを有する窒化シリコン膜５を
マスクにしてシリコン基板１を熱酸化して同様の
素子間分離絶縁領域６を形成する。この場合、第
１の不純物導入領域７および第２の不純物導入領
域８の不純物が拡散してそれぞれ第１の拡大不純
物導入領域７ａおよび第２の拡大不純物導入領域
８ａが形成され、この間に拡散接合容量が形成さ
れる。この拡散接合容量は、素子間分離を強化す
ると共に、保護回路の一部として応用される。
以上詳述したように、この発明による半導体装
置の製造方法においては、シリコン基板の一方の
主面から内部に掘り込んだ溝の側面および底面に
接するシリコン基板の部分を、シリコン基板を直
接に窒化させて形成した窒化シリコン膜をマスク
にして、熱酸化して溝を酸化シリコンで埋めて素
子間分離絶縁領域を形成するので、シリコン基板
に結晶欠陥を生じることなく、厚さが厚く幅が狭
い素子間分離絶縁領域を形成することができる。
置の製造方法においては、シリコン基板の一方の
主面から内部に掘り込んだ溝の側面および底面に
接するシリコン基板の部分を、シリコン基板を直
接に窒化させて形成した窒化シリコン膜をマスク
にして、熱酸化して溝を酸化シリコンで埋めて素
子間分離絶縁領域を形成するので、シリコン基板
に結晶欠陥を生じることなく、厚さが厚く幅が狭
い素子間分離絶縁領域を形成することができる。
第１図ａ〜ｄはこの発明の一実施例のこの発明
に関連のある主要段階を示す断面図、第２図ａ〜
ｅはこの発明の他の実施例のこの発明に関連のあ
る主要段階を示す断面図である。 図において、１はシリコン基板、３は溝、４は
不純物導入領域、４ａは拡大不純物導入領域、５
は窒化シリコン膜、６は素子間分離絶縁領域、７
は第１の不純物導入領域、７ａは第１の拡大不純
物導入領域、８は第２の不純物導入領域、８ａは
第２の拡大不純物導入領域である。なお、図中同
一符号はそれぞれ同一または相当部分を示す。
に関連のある主要段階を示す断面図、第２図ａ〜
ｅはこの発明の他の実施例のこの発明に関連のあ
る主要段階を示す断面図である。 図において、１はシリコン基板、３は溝、４は
不純物導入領域、４ａは拡大不純物導入領域、５
は窒化シリコン膜、６は素子間分離絶縁領域、７
は第１の不純物導入領域、７ａは第１の拡大不純
物導入領域、８は第２の不純物導入領域、８ａは
第２の拡大不純物導入領域である。なお、図中同
一符号はそれぞれ同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板の一方の主面から内部へ堀り込
んだ溝を形成する工程、上記シリコン基板の表面
部を直接に窒化させて窒化シリコン膜を形成する
工程、上記溝の側面および底面に形成された窒化
シリコン膜を除去する工程、および残存する上記
窒化シリコン膜をマスクにして上記シリコン基板
を熱酸化して酸化シリコンによつて上記溝を埋め
て素子間分離絶縁領域を形成する工程を備えた半
導体装置の製造方法。 ２ 上記シリコン基板の溝の底面に接する部分に
該シリコン基板の不純物と同一型の不純物を導入
し、上記素子間分離絶縁領域の下に上記シリコン
基板より不純物濃度の高い不純物導入領域を形成
するようにしたことを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ３ 上記シリコン基板の溝の底面に接する部分に
ｎ型およびｐ型の不純物を導入し、上記素子間分
離絶縁領域の下に拡散接合容量を形成するように
したことを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101101A JPS58216437A (ja) | 1982-06-10 | 1982-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101101A JPS58216437A (ja) | 1982-06-10 | 1982-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58216437A JPS58216437A (ja) | 1983-12-16 |
| JPS6312380B2 true JPS6312380B2 (ja) | 1988-03-18 |
Family
ID=14291692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101101A Granted JPS58216437A (ja) | 1982-06-10 | 1982-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58216437A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4637553B2 (ja) * | 2004-11-22 | 2011-02-23 | パナソニック株式会社 | ショットキーバリアダイオード及びそれを用いた集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429573A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Fine machining method of semiconductor |
-
1982
- 1982-06-10 JP JP57101101A patent/JPS58216437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58216437A (ja) | 1983-12-16 |
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