JPS6323582B2 - - Google Patents
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- Publication number
- JPS6323582B2 JPS6323582B2 JP58185547A JP18554783A JPS6323582B2 JP S6323582 B2 JPS6323582 B2 JP S6323582B2 JP 58185547 A JP58185547 A JP 58185547A JP 18554783 A JP18554783 A JP 18554783A JP S6323582 B2 JPS6323582 B2 JP S6323582B2
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- JP
- Japan
- Prior art keywords
- data
- input
- signal
- ram
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は例えば画像信号の伝送の場合、符号化
し圧縮された画像信号を伝送路に伝送する際に使
用される如きバツフアメモリ制御回路に関する。
し圧縮された画像信号を伝送路に伝送する際に使
用される如きバツフアメモリ制御回路に関する。
(b) 従来の技術
画像信号のアナログ信号は符号化によつてデイ
ジタル信号に変換される。このようなデイジタル
信号の伝送には、例えば100Mbit／ｓの如き広帯
域を必要とするため高能率デイジタル符号伝達の
ためには帯域圧縮が行われ、符号中の冗長部分は
効率的に除去されることになる。
ジタル信号に変換される。このようなデイジタル
信号の伝送には、例えば100Mbit／ｓの如き広帯
域を必要とするため高能率デイジタル符号伝達の
ためには帯域圧縮が行われ、符号中の冗長部分は
効率的に除去されることになる。
このように圧縮が行われたあとでは、各フレー
ムについてみると、データの圧縮の程度が異なる
ため、含まれるデータのビツト数も異なり、又ビ
ツト間隔も異なることになる。
ムについてみると、データの圧縮の程度が異なる
ため、含まれるデータのビツト数も異なり、又ビ
ツト間隔も異なることになる。
このような不連続のデータを直接伝送路に送出
することは伝送効率を低下させることになるため
圧緒されたデータは本発明の対象としているよう
なバツフアメモリ制御回路に一旦格納されたう
え、定速度の連続信号として伝送路に送出される
ことになる。このような関係を第１図に示してい
る。このような本発明の対象としているバツフア
メモリは入力レジスタ、メモリ（RAM）及び出
力レジスタより構成され、２個設けられ、１個の
バツフアメモリに入力データを格納している時に
は他の１個のバツフアメモリからはデータを出力
するようにして交互に切替えて使用されている。
しかも書込みの場合入力データは入力レジスタを
介してRAMに格納され、読出しの場合データは
RAMより出力レジスタを介して読出されるよう
になつている。このようなバツフアメモリの容量
は例えば１フレーム分を格納し得る容量となつて
いる。従つて切替信号は１フレーム時間間隔で発
生されるようになつている。
することは伝送効率を低下させることになるため
圧緒されたデータは本発明の対象としているよう
なバツフアメモリ制御回路に一旦格納されたう
え、定速度の連続信号として伝送路に送出される
ことになる。このような関係を第１図に示してい
る。このような本発明の対象としているバツフア
メモリは入力レジスタ、メモリ（RAM）及び出
力レジスタより構成され、２個設けられ、１個の
バツフアメモリに入力データを格納している時に
は他の１個のバツフアメモリからはデータを出力
するようにして交互に切替えて使用されている。
しかも書込みの場合入力データは入力レジスタを
介してRAMに格納され、読出しの場合データは
RAMより出力レジスタを介して読出されるよう
になつている。このようなバツフアメモリの容量
は例えば１フレーム分を格納し得る容量となつて
いる。従つて切替信号は１フレーム時間間隔で発
生されるようになつている。
しかして１フレーム内に圧縮されたデータのビ
ツト数は圧縮の程度によりフレーム毎に夫々異な
るが、夫々データの初めと終わりは識別されるよ
うになつており、従つて入力データがバツフアメ
モリの入力に与えられるとその初めを識別して書
込み用クロツクが発生され、この制御によつて入
力データは入力レジスタを介してRAMに格納さ
れ、書込み用クロツクは終了する。しかし入力デ
ータの終わりで入力データがバツフアメモリに格
納された状態でも総てがRAMに格納されている
のではなく、入力データの終わりの部分は尚入力
レジスタに記憶されたままとなつている。これは
バツフアメモリの書込み終了で書込みクロツクが
既に終わつているからである。しかし、次のデー
タ読出しに備えて、入力データは総てRAMに格
納されていることが必要となる。
ツト数は圧縮の程度によりフレーム毎に夫々異な
るが、夫々データの初めと終わりは識別されるよ
うになつており、従つて入力データがバツフアメ
モリの入力に与えられるとその初めを識別して書
込み用クロツクが発生され、この制御によつて入
力データは入力レジスタを介してRAMに格納さ
れ、書込み用クロツクは終了する。しかし入力デ
ータの終わりで入力データがバツフアメモリに格
納された状態でも総てがRAMに格納されている
のではなく、入力データの終わりの部分は尚入力
レジスタに記憶されたままとなつている。これは
バツフアメモリの書込み終了で書込みクロツクが
既に終わつているからである。しかし、次のデー
タ読出しに備えて、入力データは総てRAMに格
納されていることが必要となる。
即ち入力データがバツフアメモリへ書込まれ
た、書込みクロツクが既に終了したあとでも、入
力レジスタに、なおとどまつているデータの最終
の部分をRAMに格納することが必要となる。こ
のようにバツフアメモリへの書込み終了後、入力
レジスタよりRAMにデータの格納を移すこと
を、押込み操作ともいわれている。
た、書込みクロツクが既に終了したあとでも、入
力レジスタに、なおとどまつているデータの最終
の部分をRAMに格納することが必要となる。こ
のようにバツフアメモリへの書込み終了後、入力
レジスタよりRAMにデータの格納を移すこと
を、押込み操作ともいわれている。
しかして従来の押込み操作は次の切替信号に関
係して行われるようになつている。即ち次の切替
信号によつて押込みのためのパルスが発生され、
このパルスで入力レジスタの内容はRAMに格納
されるようになつている。
係して行われるようになつている。即ち次の切替
信号によつて押込みのためのパルスが発生され、
このパルスで入力レジスタの内容はRAMに格納
されるようになつている。
一方バツフアメモリよりの読出しの場合、デー
タを外部に読出すための準備としてRAMに格納
されているデータの最初の部分をあらかじめ出力
レジスタに読出しておくという先読みが必要とな
つている。
タを外部に読出すための準備としてRAMに格納
されているデータの最初の部分をあらかじめ出力
レジスタに読出しておくという先読みが必要とな
つている。
このためには従来方法では切替信号が出される
とこれに関係して先読みのためのパルスが発生さ
れ、これによつてRAM中のデータの最初の部分
がRAMより出力レジスタに移し変えられ、デー
タを外部に送出するための準備が行われ、その後
読出しクロツクが発生され、データは出力レジス
タより読出される。
とこれに関係して先読みのためのパルスが発生さ
れ、これによつてRAM中のデータの最初の部分
がRAMより出力レジスタに移し変えられ、デー
タを外部に送出するための準備が行われ、その後
読出しクロツクが発生され、データは出力レジス
タより読出される。
このように従来の方法では押込みのためのパル
スは切替信号に依存して発生され、押込みはバツ
フアメモリが実際に切替えされる前に行われるこ
とが必要であるため、切替信号を遅延回路で遅延
させた後に実際の切替えが行われなければならな
いし、しかも切替信号によつて先読み操作も必要
となつているので、押込み、切替及び先読みの各
操作が極めて接近して行われる結果となつてい
る。
スは切替信号に依存して発生され、押込みはバツ
フアメモリが実際に切替えされる前に行われるこ
とが必要であるため、切替信号を遅延回路で遅延
させた後に実際の切替えが行われなければならな
いし、しかも切替信号によつて先読み操作も必要
となつているので、押込み、切替及び先読みの各
操作が極めて接近して行われる結果となつてい
る。
(c) 発明の目的
本発明はこのように従来の方法における切替信
号の遅延のための遅延回路をなくし、且つ押し込
みのパルスと先読みのためのパルスとの時間間隔
を十分に余裕を持たせることによつてデータの書
込み、読出し及びメモリの切替えの場合の誤差動
作をなくすることを目的とする。
号の遅延のための遅延回路をなくし、且つ押し込
みのパルスと先読みのためのパルスとの時間間隔
を十分に余裕を持たせることによつてデータの書
込み、読出し及びメモリの切替えの場合の誤差動
作をなくすることを目的とする。
(d) 発明の構成
このような目的は本発明によつて入力レジス
タ、メモリRAM、出力レジスタより夫々構成さ
れる２個のバツフアメモリ、該バツフアメモリを
交互に切り替えるための切替回路、入力データを
書込むための書込み用クロツク発生回路、書込ま
れたデータを読出すための読出し用クロツク発生
回路を有し、バツフアメモリへの入力データは入
力レジスタを介してRAMに格納され、格納され
たデータは出力レジスタを介して出力されるよう
になつており、バツフアメモリへの入力データの
書込み終了の際、書込み終了信号を発生し、該信
号にもとづき入力レジスタの最終データはRAM
に押込み格納され、次の切替信号によつて、切替
回路を介してバツフアメモリの切替えが行われる
と共に該切替信号によつて上記RAMに格納され
たデータの最初の部分は出力レジスタに先読みさ
れることを特徴とするバツフアメモリ制御回路に
よつて達成される。
タ、メモリRAM、出力レジスタより夫々構成さ
れる２個のバツフアメモリ、該バツフアメモリを
交互に切り替えるための切替回路、入力データを
書込むための書込み用クロツク発生回路、書込ま
れたデータを読出すための読出し用クロツク発生
回路を有し、バツフアメモリへの入力データは入
力レジスタを介してRAMに格納され、格納され
たデータは出力レジスタを介して出力されるよう
になつており、バツフアメモリへの入力データの
書込み終了の際、書込み終了信号を発生し、該信
号にもとづき入力レジスタの最終データはRAM
に押込み格納され、次の切替信号によつて、切替
回路を介してバツフアメモリの切替えが行われる
と共に該切替信号によつて上記RAMに格納され
たデータの最初の部分は出力レジスタに先読みさ
れることを特徴とするバツフアメモリ制御回路に
よつて達成される。
(e) 作用
即ち本発明の対象とするバツフアメモリ制御回
路では、切替信号の間隔は、例えば１フレーム間
隔の如く、圧縮された入力データの書込みに必要
な最大時間より大に選ばれていることに着目し、
しかも書込み終了の時には、この書込みクロツク
は終了することになつているので、この場合書込
み終了信号を発生し、これによつてバツフアメモ
リにおける入力レジスタになお残つているデータ
をRAMに押し込み格納するようにしている。
路では、切替信号の間隔は、例えば１フレーム間
隔の如く、圧縮された入力データの書込みに必要
な最大時間より大に選ばれていることに着目し、
しかも書込み終了の時には、この書込みクロツク
は終了することになつているので、この場合書込
み終了信号を発生し、これによつてバツフアメモ
リにおける入力レジスタになお残つているデータ
をRAMに押し込み格納するようにしている。
これによつて押込み格納後も次の切替信号まで
十分な時間が確保され、従つて押込み操作の時点
と切替信号によつて行われる先読み操作時点との
時間間隔を大とすることが可能となる。
十分な時間が確保され、従つて押込み操作の時点
と切替信号によつて行われる先読み操作時点との
時間間隔を大とすることが可能となる。
(f) 発明の実施例
本発明は実施例にもとづいて更に説明される。
第２図は本発明の一実施例を示し、第３図は第２
図の動作を示すタイムチヤートである。
第２図は本発明の一実施例を示し、第３図は第２
図の動作を示すタイムチヤートである。
第２図において２個のバツフアメモリはMEM
−１、MEM−２で示されており、夫々例えば１
フレーム分の記憶容量を有するものとする。
MEM−１は入力レジスタIR１、メモリRAM１
及び出力レジスタOR１よりなり、一方MEM−
２は入力レジスタIR２、メモリRAM２、及び出
力レジスタOR２より構成される。
−１、MEM−２で示されており、夫々例えば１
フレーム分の記憶容量を有するものとする。
MEM−１は入力レジスタIR１、メモリRAM１
及び出力レジスタOR１よりなり、一方MEM−
２は入力レジスタIR２、メモリRAM２、及び出
力レジスタOR２より構成される。
Ｗ−CLK−GENは書込み用クロツク発生回路、
Ｒ−CLK−GENは読出し用クロツク発生回路、
SWは切替スイツチ、INはデータ入力端子、
OUTはデータ出力端子、ａは書込みクロツクを
発生させるための信号の入力端子、ｂは読出しク
ロツクを発生させるための信号の入力端子、ｃは
本発明により書込み終了信号が与えられる端子、
ｄはメモリ切替信号が印加される端子である。今
ｄ端子にメモリ切替信号が第３図の１に示す如く
印加され、切替えスイツチによつてメモリMEM
−１がデータ入力端子INに接続され、メモリ
MEM−２がデータ出力端子OUTに接続される
ものとし、なおこの場合MEM−２にはいまだデ
ータは格納されていないものとする。
Ｒ−CLK−GENは読出し用クロツク発生回路、
SWは切替スイツチ、INはデータ入力端子、
OUTはデータ出力端子、ａは書込みクロツクを
発生させるための信号の入力端子、ｂは読出しク
ロツクを発生させるための信号の入力端子、ｃは
本発明により書込み終了信号が与えられる端子、
ｄはメモリ切替信号が印加される端子である。今
ｄ端子にメモリ切替信号が第３図の１に示す如く
印加され、切替えスイツチによつてメモリMEM
−１がデータ入力端子INに接続され、メモリ
MEM−２がデータ出力端子OUTに接続される
ものとし、なおこの場合MEM−２にはいまだデ
ータは格納されていないものとする。
端子INへの入力データの到来の際、データの
初めを示す端子ａに与えられた信号によつて書込
み用クロツク発生回路Ｗ−CLK−GENから書込
みクロツクが発生され、その制御にもとづき入力
データはメモリMEM−１に書込まれる。
初めを示す端子ａに与えられた信号によつて書込
み用クロツク発生回路Ｗ−CLK−GENから書込
みクロツクが発生され、その制御にもとづき入力
データはメモリMEM−１に書込まれる。
これは第３図の２及び３で示される。
入力データが終了すると書込み用クロツク発生
回路よりの書込みクロツクの発生は止む。
回路よりの書込みクロツクの発生は止む。
従つてこの状態では入力データの最後の部分は
入力レジスタIR１に記憶されたままの状態とな
つている。しかしながら入力データが終了すると
共に、本発明によれば書込み終了信号が発生さ
れ、ｃ端子に印加される。これは第３図の４の如
く、立ち上り信号で示されている。この書込み終
了信号にもとづき第３図の５に示す如く、書込み
クロツク発生回路Ｗ−CLK−GENよりダミーク
ロツクが発生され、メモリMEM−１において入
力レジスタIR１中に残つている最後のデータを
RAM１に書込むことが出来る。即ち押込み操作
が行われたことになる。
入力レジスタIR１に記憶されたままの状態とな
つている。しかしながら入力データが終了すると
共に、本発明によれば書込み終了信号が発生さ
れ、ｃ端子に印加される。これは第３図の４の如
く、立ち上り信号で示されている。この書込み終
了信号にもとづき第３図の５に示す如く、書込み
クロツク発生回路Ｗ−CLK−GENよりダミーク
ロツクが発生され、メモリMEM−１において入
力レジスタIR１中に残つている最後のデータを
RAM１に書込むことが出来る。即ち押込み操作
が行われたことになる。
このような操作のあと、次の切替信号が第３図
の１に示すように到来する。
の１に示すように到来する。
切替信号により切替スイツチを介してメモリ
MEM−１はデータの読出しのため出力端子
OUTに接続され、一方メモリMEM−２は入力
データの格納のため入力端子IN側に接続される
が、この切替信号により第３図６に示す如く先読
みのためのダミークロツクが読出しクロツク発生
回路Ｒ−CLE−GENより発生され、このクロツ
クによつてMEM−１のRAM１な格納されてい
るデータのうち最初に読出すべきデータがRAM
１より出力レジスタOR１に引き出され、先読み
操作が行われ、続いて読出し用クロツク発生回路
Ｒ−CLK−GENよりの読出しクロツクによつて
最初出力レジスタ内のデータが、それに続いて
RAM１内に格納されていたデータが次々に出力
レジスタを介して読出されることになる。
MEM−１はデータの読出しのため出力端子
OUTに接続され、一方メモリMEM−２は入力
データの格納のため入力端子IN側に接続される
が、この切替信号により第３図６に示す如く先読
みのためのダミークロツクが読出しクロツク発生
回路Ｒ−CLE−GENより発生され、このクロツ
クによつてMEM−１のRAM１な格納されてい
るデータのうち最初に読出すべきデータがRAM
１より出力レジスタOR１に引き出され、先読み
操作が行われ、続いて読出し用クロツク発生回路
Ｒ−CLK−GENよりの読出しクロツクによつて
最初出力レジスタ内のデータが、それに続いて
RAM１内に格納されていたデータが次々に出力
レジスタを介して読出されることになる。
なおこの際入力端子IN側に接続されているバ
ツフアメモリMEM−２には、書込みクロツク発
生回路Ｗ−CLK−GENによつて発生されるクロ
ツクによつて制御されて入力データが順次に格納
される。
ツフアメモリMEM−２には、書込みクロツク発
生回路Ｗ−CLK−GENによつて発生されるクロ
ツクによつて制御されて入力データが順次に格納
される。
入力データの到来が終了すると、このMEM−
２における動作はMEM−１における動作と同様
になり、入力データが終了し、書込みクロツクが
なくなると、本発明によつて書込み終了信号が発
生し、この信号にもとづき押込み操作のためのダ
ミークロツクが発生され、MEM−２における入
力レジスタIR２に残つていたデータはRAM２に
押込み格納されることになる。
２における動作はMEM−１における動作と同様
になり、入力データが終了し、書込みクロツクが
なくなると、本発明によつて書込み終了信号が発
生し、この信号にもとづき押込み操作のためのダ
ミークロツクが発生され、MEM−２における入
力レジスタIR２に残つていたデータはRAM２に
押込み格納されることになる。
(g) 発明の効果
上記の様に本発明によると書込み終了信号を付
加することにより、所謂押込み操作をデータの書
込み終了後直ちに実施するため、外部切替信号の
タイミングはメモリの切替え、先読みのタイミン
グのみ考慮すればよく、又従来の如き遅延回路も
不要となる。
加することにより、所謂押込み操作をデータの書
込み終了後直ちに実施するため、外部切替信号の
タイミングはメモリの切替え、先読みのタイミン
グのみ考慮すればよく、又従来の如き遅延回路も
不要となる。
第１図は本発明によるバツフアメモリ制御回路
の役割の一例を示す図であり、第２図は本発明の
実施例を示し、第３図は第２図の回路の動作を説
明するためのタイムチヤートである。 図中MEM−１，MEM−２は夫々バツフアメ
モリであり、IR１，IR２は入力レジスタ、RAM
１，RAM２はメモリ、Ｗ−CLK−GENは書込
み用クロツク発生回路、Ｒ−CLK−GENは読出
し用クロツク発生回路、SWは切替スイツチ、IN
はデータ入力端子、OUTは出力端子、ａは書込
みクロツクを発生させるための信号入力端子、ｂ
は読出しクロツクを発生させるための信号入力端
子、ｃは書込み終了信号印加端子、ｄはメモリ切
替信号印加端子である。
の役割の一例を示す図であり、第２図は本発明の
実施例を示し、第３図は第２図の回路の動作を説
明するためのタイムチヤートである。 図中MEM−１，MEM−２は夫々バツフアメ
モリであり、IR１，IR２は入力レジスタ、RAM
１，RAM２はメモリ、Ｗ−CLK−GENは書込
み用クロツク発生回路、Ｒ−CLK−GENは読出
し用クロツク発生回路、SWは切替スイツチ、IN
はデータ入力端子、OUTは出力端子、ａは書込
みクロツクを発生させるための信号入力端子、ｂ
は読出しクロツクを発生させるための信号入力端
子、ｃは書込み終了信号印加端子、ｄはメモリ切
替信号印加端子である。
Claims (1)
- １ 入力レジスタ、メモリRAM、出力レジスタ
より夫々構成される２個のバツフアメモリ、該バ
ツフアメモリを交互に切り替えるための切替回
路、入力データを書込むための書込み用クロツク
発生回路、書込まれたデータを読出すための読出
し用クロツク発生回路を有し、バツフアメモリへ
の入力データは入力レジスタを介してRAMに格
納され、格納されたデータは出力レジスタを介し
て出力されるようになつており、バツフアメモリ
への入力データの書込み終了の際、書込み終了信
号を発生し、該信号にもとづき入力レジスタの最
終データはRAMに押込み格納され、次の切替信
号によつて、切替回路を介してバツフアメモリの
切替えが行われると共に該切替信号によつて上記
RAMに格納されたデータの最初の部分は出力レ
ジスタに先読みされることを特徴とするバツフア
メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185547A JPS6077237A (ja) | 1983-10-04 | 1983-10-04 | バツフア・メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185547A JPS6077237A (ja) | 1983-10-04 | 1983-10-04 | バツフア・メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077237A JPS6077237A (ja) | 1985-05-01 |
| JPS6323582B2 true JPS6323582B2 (ja) | 1988-05-17 |
Family
ID=16172712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185547A Granted JPS6077237A (ja) | 1983-10-04 | 1983-10-04 | バツフア・メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077237A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180625A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 速度変換回路 |
-
1983
- 1983-10-04 JP JP58185547A patent/JPS6077237A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077237A (ja) | 1985-05-01 |
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