JPS63236362A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63236362A JPS63236362A JP62070656A JP7065687A JPS63236362A JP S63236362 A JPS63236362 A JP S63236362A JP 62070656 A JP62070656 A JP 62070656A JP 7065687 A JP7065687 A JP 7065687A JP S63236362 A JPS63236362 A JP S63236362A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- semiconductor device
- drain
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高集積化されたＭＯ３型トランジスタを基本
構成要素として構成された半導体装置の電源端子におけ
る対静電保護回路に関するものである。
構成要素として構成された半導体装置の電源端子におけ
る対静電保護回路に関するものである。
従来の技術
近年、半導体装置の高集積化大規模化に伴い、ＭＯＳト
ランジスタのゲート酸化膜の薄膜化、浅い不純物拡散の
使用が進み、入力端子や電源端子の静電破壊耐圧が低下
する傾向にあり、これらに対し設計段階から注意を払う
必要性が高まってきた。このうち、特に電源端子に関し
ては、通常入力端子に対する静電保護として用いられて
いる保護抵抗の使用が困難であるなど不利な条件が多（
、このため、従来から電源端子保護のための有効な手段
が待望されていた。
ランジスタのゲート酸化膜の薄膜化、浅い不純物拡散の
使用が進み、入力端子や電源端子の静電破壊耐圧が低下
する傾向にあり、これらに対し設計段階から注意を払う
必要性が高まってきた。このうち、特に電源端子に関し
ては、通常入力端子に対する静電保護として用いられて
いる保護抵抗の使用が困難であるなど不利な条件が多（
、このため、従来から電源端子保護のための有効な手段
が待望されていた。
以下に、従来の半導体装置について説明する。
第４図は従来の半導体装置の電源端子保護回路の例を示
すものである。第４図において２は、半導体装置を示し
、１は複数個のＭＯＳトランジスタからなる内部回路で
あり、ここでは模式的にＮチャネルＭＯＳトランジスタ
Ｑｌ、 Ｑ２． Ｑ３． Ｑ４で構成される回路を示し
た。Ａ及びＢは入力端子であり、ＶＳＳは接地電位の電
源、ＶＣＣは正電位の電源である。トランジスタＱ５は
、静電破壊に対する保護用のトランジスタであり、ゲー
ト、ソース電極が接地電位の電源ＶＳＳに、ドレイン電
極が正電位の電極ＶＣＣに接続されている。コンデンサ
Ｃ１は、半導体装置内部の配線間容量などで構成される
浮遊容量である。
すものである。第４図において２は、半導体装置を示し
、１は複数個のＭＯＳトランジスタからなる内部回路で
あり、ここでは模式的にＮチャネルＭＯＳトランジスタ
Ｑｌ、 Ｑ２． Ｑ３． Ｑ４で構成される回路を示し
た。Ａ及びＢは入力端子であり、ＶＳＳは接地電位の電
源、ＶＣＣは正電位の電源である。トランジスタＱ５は
、静電破壊に対する保護用のトランジスタであり、ゲー
ト、ソース電極が接地電位の電源ＶＳＳに、ドレイン電
極が正電位の電極ＶＣＣに接続されている。コンデンサ
Ｃ１は、半導体装置内部の配線間容量などで構成される
浮遊容量である。
第５図は、第４図の半導体装置の主要構成要素であるＮ
チャネルＭＯＳトランジスタの主要部分の断面構造を模
式的に示したものである。第５図で、２１はゲート電極
である。２２はドレイン電極でここではｎ型不純物拡散
層により形成されている。２３はソース電極で、２２と
同様にｎ型である。２４はＰ型基板（不純物濃度：Ｎａ
（ｃｍ−３＞、２５はゲート絶縁膜である。前述のよう
に、第４歯のＱｌ、 Ｑｊ！、 Ｑｌ、 Ｑ４およびＱ
ｓが全て第５図の構造を有する。
チャネルＭＯＳトランジスタの主要部分の断面構造を模
式的に示したものである。第５図で、２１はゲート電極
である。２２はドレイン電極でここではｎ型不純物拡散
層により形成されている。２３はソース電極で、２２と
同様にｎ型である。２４はＰ型基板（不純物濃度：Ｎａ
（ｃｍ−３＞、２５はゲート絶縁膜である。前述のよう
に、第４歯のＱｌ、 Ｑｊ！、 Ｑｌ、 Ｑ４およびＱ
ｓが全て第５図の構造を有する。
以上のように構成された半導体装置について電源に静電
気が印加された場合の動作を以下で説明する。
気が印加された場合の動作を以下で説明する。
まず、第４図の半導体装置の両室源ｖｃｃ、 ＶＳ２間
に静電気が印加された場合の状況を模擬的に第６図のよ
うに考える。第６図は、静電気印加時の等価回路であり
、２が第４図示の半導体装置（入力Ａ、Ｂは開放とする
）、ＶＥＳは外部直流電圧源、ＣＥＳは、外部コンデン
サ、Ｓｌは、スイッチである。またＲ＋は、半導体装置
の電源に直列に入る配線抵抗である。ここで、時刻ｔｏ
以前ではスイッチＳ１は第６図の接点ａの位置にあり、
時刻ｔ。
に静電気が印加された場合の状況を模擬的に第６図のよ
うに考える。第６図は、静電気印加時の等価回路であり
、２が第４図示の半導体装置（入力Ａ、Ｂは開放とする
）、ＶＥＳは外部直流電圧源、ＣＥＳは、外部コンデン
サ、Ｓｌは、スイッチである。またＲ＋は、半導体装置
の電源に直列に入る配線抵抗である。ここで、時刻ｔｏ
以前ではスイッチＳ１は第６図の接点ａの位置にあり、
時刻ｔ。
以後、接点すの位置に切り換わるとする。この場合、時
刻ｔｏ以前に外部コンデンサＣＥＳに、蓄積されていた
電荷、ＱＥＳ（＝ ＱＥＳＸ ＶＥＳ）が、時刻ｔｏに
スイッチＳ＋が接点すの位置に切り換わることで、半導
体装置２へ向かって放電される。このときの正電位電源
ＶＣＣの電位変化を模式的に示したのが第７図である。
刻ｔｏ以前に外部コンデンサＣＥＳに、蓄積されていた
電荷、ＱＥＳ（＝ ＱＥＳＸ ＶＥＳ）が、時刻ｔｏに
スイッチＳ＋が接点すの位置に切り換わることで、半導
体装置２へ向かって放電される。このときの正電位電源
ＶＣＣの電位変化を模式的に示したのが第７図である。
第７図において時刻ｔｏ〜ｔｌの期間は、第６図のコン
デンサＣＥＳに蓄積された電荷が、抵抗Ｒトを通して半
導体装置２の中の浮遊容量Ｃ＋（第４図）に転送されて
ゆく過程を示している。次に時刻ｔ１において、正電位
電源ＶＣＣの電位がドレイン耐圧ＶＢＤ（第５図のトラ
ンジスタにおけるゲート電圧が０■の時のドレイン耐圧
）に達すると、半導体装置２の内部回路中のトランジス
タ（第４図のＱｌ、Ｑｌただし、入力端子Ａ。
デンサＣＥＳに蓄積された電荷が、抵抗Ｒトを通して半
導体装置２の中の浮遊容量Ｃ＋（第４図）に転送されて
ゆく過程を示している。次に時刻ｔ１において、正電位
電源ＶＣＣの電位がドレイン耐圧ＶＢＤ（第５図のトラ
ンジスタにおけるゲート電圧が０■の時のドレイン耐圧
）に達すると、半導体装置２の内部回路中のトランジス
タ（第４図のＱｌ、Ｑｌただし、入力端子Ａ。
Ｂは、開放としているため、静電気印加時はＯｖとみな
せる）および保護トランジスタ（第４図のＱｓ）におい
て、ブレークダウン電流（第５図のドレイン−基板間電
流、パンチスルーが発生する場合は、ドレイン−ソース
間にも電流が流れる）が流れ、外部コンデンサＣＥＳに
蓄積されていた。電荷は速やかに放電される（放電完了
は時刻ｔ２）。
せる）および保護トランジスタ（第４図のＱｓ）におい
て、ブレークダウン電流（第５図のドレイン−基板間電
流、パンチスルーが発生する場合は、ドレイン−ソース
間にも電流が流れる）が流れ、外部コンデンサＣＥＳに
蓄積されていた。電荷は速やかに放電される（放電完了
は時刻ｔ２）。
ここで、時刻ｊｌ＋ｊ２間の放電期間が長かったり、こ
の間の正電位電源ＶＣＣの電位上昇が大きいと、例えば
、第４図のトランジスタＱ＋での電力消費が許容値を越
え、その結果、トランジスタが破壊してしまう。そこで
、第４図の保護トランジスタＱ５として充分に電流容量
の大きなものく例えば、ゲート幅が大きなもの）を用い
ることで、時刻ｔ１−．ｔ２間の時間短縮、ピーク電圧
低減が実現でき、その結果、上記のような破壊に至る外
部コンデンサＣＢＳの電荷の最低値すなわち、印加電圧
ＶＥＳの最低値が高（、半導体装置２の静電破壊耐圧が
向上する。
の間の正電位電源ＶＣＣの電位上昇が大きいと、例えば
、第４図のトランジスタＱ＋での電力消費が許容値を越
え、その結果、トランジスタが破壊してしまう。そこで
、第４図の保護トランジスタＱ５として充分に電流容量
の大きなものく例えば、ゲート幅が大きなもの）を用い
ることで、時刻ｔ１−．ｔ２間の時間短縮、ピーク電圧
低減が実現でき、その結果、上記のような破壊に至る外
部コンデンサＣＢＳの電荷の最低値すなわち、印加電圧
ＶＥＳの最低値が高（、半導体装置２の静電破壊耐圧が
向上する。
発明が解決しようとする問題点
しかしながら、上記の従来の構成では保護トランジスタ
Ｑ５と内部回路を構成するトランジスタＱ Ｉ＝ Ｑ
４とが同一の構造（第５図）であるため、ドレイン耐圧
（第７図のＶｅｏ）も等しくなる。従って、静電気印加
時に、内部回路中のトランジスタを流れる電流がゼロに
はならず、外部コンデンサＣＥＳや外部直流電圧源ＶＥ
Ｓが大きい場合には、内部回路のトランジスタを流れる
電流が許容値を上回り、破壊へと至るという問題点を有
していた。
Ｑ５と内部回路を構成するトランジスタＱ Ｉ＝ Ｑ
４とが同一の構造（第５図）であるため、ドレイン耐圧
（第７図のＶｅｏ）も等しくなる。従って、静電気印加
時に、内部回路中のトランジスタを流れる電流がゼロに
はならず、外部コンデンサＣＥＳや外部直流電圧源ＶＥ
Ｓが大きい場合には、内部回路のトランジスタを流れる
電流が許容値を上回り、破壊へと至るという問題点を有
していた。
本発明は、上記従来の問題点を解決するもので、静電気
印加時に内部回路を構成するトランジスタにおけるブレ
ークダウン電流が流れず、静電破壊耐圧を飛躍的に高く
できる静電保護回路を備えた半導体装置を提供すること
を目的とする。
印加時に内部回路を構成するトランジスタにおけるブレ
ークダウン電流が流れず、静電破壊耐圧を飛躍的に高く
できる静電保護回路を備えた半導体装置を提供すること
を目的とする。
問題点を解決するため′の手段
この目的を達成するために本発明の半導体装置は、電源
端子の静電気保護用トランジスタとして内部回路を構成
するトランジスタに比べてドレイン近傍の基板不純物濃
度の高いものを備えた構成となっている。
端子の静電気保護用トランジスタとして内部回路を構成
するトランジスタに比べてドレイン近傍の基板不純物濃
度の高いものを備えた構成となっている。
作用
この構成によって電源端子の静電気保護用トランジスタ
のトレイン耐圧を内部回路を構成するトランジスタのド
レイン耐圧より低くすることができる。その結果、静電
気印加時に内部回路では、ブレークダウン電流をゼロに
でき、保護トランジスタの電流容量を十分大きく設定す
ることで、静電破壊耐圧の飛躍的向上が実現できる。
のトレイン耐圧を内部回路を構成するトランジスタのド
レイン耐圧より低くすることができる。その結果、静電
気印加時に内部回路では、ブレークダウン電流をゼロに
でき、保護トランジスタの電流容量を十分大きく設定す
ることで、静電破壊耐圧の飛躍的向上が実現できる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例における半導体装置の電源
端子保護回路の回路構成を示すものである。第１図にお
いて、ＶＣＣ，ＶＳＳはそれぞれ正電位、接地電位の電
源、１は内部回路、ＣＩは内部電源間の浮遊容量であり
、これらは従来例の構成と同じである。ここで、第１図
のＱ６は、電源端子保護トランジスタであり、ドレイン
電極が正電位の電源ＶＣＣに接続され、ゲート電極とソ
ース電極が接地電位の電源ＶＳＳに接続されていること
は従来例と同じであるが、構造が従来例と異なる。
端子保護回路の回路構成を示すものである。第１図にお
いて、ＶＣＣ，ＶＳＳはそれぞれ正電位、接地電位の電
源、１は内部回路、ＣＩは内部電源間の浮遊容量であり
、これらは従来例の構成と同じである。ここで、第１図
のＱ６は、電源端子保護トランジスタであり、ドレイン
電極が正電位の電源ＶＣＣに接続され、ゲート電極とソ
ース電極が接地電位の電源ＶＳＳに接続されていること
は従来例と同じであるが、構造が従来例と異なる。
すなわち、第２図の断面構造図に示すようにトランジス
タＱ６では、２４で示した基板の表面付近にイオン注入
などの方法により、２６で示した窩濃度領域を設け（Ｎ
Ａ’、ＮＡはそれぞれ２４．２６の領域の不純物濃度で
ありＮＡ’＞ＮＡ）２２のドレイン近傍の基板濃度を第
５図の従来例の場合より高くしている。なお、第２図に
おいて、２１はゲート、２２はドレイン、２３はソース
、２５はゲート絶縁膜であり従来例と同様である。第２
図に例示されるような構造のトランジスタを電源端子保
護用にのみ用い、他の内部回路中のトランジスタは従来
通りの構造（第５図）とすることで、第１図のトランジ
スタＱ６のドレイン耐圧（Ｖｎｏ’）は１の内部回路内
のトランジスタ（Ｑｌ、Ｑ３など）のドレイン耐圧（Ｖ
ＢＤ）より低くなる。この場合の、ドレイン耐圧は、第
２図、第５図のドレイン電極２２近傍の基板表面での電
界強度が大きいほど低（なる。従って、ドレイン近傍の
基板不純物濃度が濃くなると、この部分での空乏層幅が
小さくなり、その結果、ドレイン電極近傍の基板表面で
の電界強度が太き（なり、ドレイン耐圧が下がることに
なる。第１図の半導体装置に対して、従来例の説明の際
に示した第６図の等価回路で代表できるような静電気を
印加した場合の正電位の電源ＶＣＣの電位変化を第３図
で模式的に示す。第３図の時刻ｔｏは、第７図の場合と
同様に第６図においてスイッチＳ１がａからｂ−８切り
換る時刻である。第３図で示すように、第２図の構造を
有するトランジスタを第１図のＱ６として用いた場合は
、ＶＣＣがＱ６のドレイン耐圧ＶＩＩＤ’以上になると
トランジスタＱ６でブレークダウン電流が流れ（時刻ｔ
ｌ゛〜ｔ２’の間）第６図の外部コンデンサＣＥＳに蓄
積された電荷はこの時放電されてしまい、トランジスタ
Ｑ６のデバイスサイズ（ゲート幅など）を適当な値に設
定することで、正電位電源ＶＣＣが内部回路中のトラン
ジスタ＜Ｑｌ、 Ｑ３）一つ１ のドレイン耐圧（Ｖｅｏ）以上に上昇するのを防止する
ことができる。このように第１図の実施例においては、
静電気印加時の内部回路でのブレークダウン電流をゼロ
におさえることが可能となり、トランジスタＱ６のデバ
イスサイズを最適化し、十分な電流容量さえ確保してお
けば、半導体装置の電源端子における静電破壊耐圧を飛
躍的に高くすることができる。
タＱ６では、２４で示した基板の表面付近にイオン注入
などの方法により、２６で示した窩濃度領域を設け（Ｎ
Ａ’、ＮＡはそれぞれ２４．２６の領域の不純物濃度で
ありＮＡ’＞ＮＡ）２２のドレイン近傍の基板濃度を第
５図の従来例の場合より高くしている。なお、第２図に
おいて、２１はゲート、２２はドレイン、２３はソース
、２５はゲート絶縁膜であり従来例と同様である。第２
図に例示されるような構造のトランジスタを電源端子保
護用にのみ用い、他の内部回路中のトランジスタは従来
通りの構造（第５図）とすることで、第１図のトランジ
スタＱ６のドレイン耐圧（Ｖｎｏ’）は１の内部回路内
のトランジスタ（Ｑｌ、Ｑ３など）のドレイン耐圧（Ｖ
ＢＤ）より低くなる。この場合の、ドレイン耐圧は、第
２図、第５図のドレイン電極２２近傍の基板表面での電
界強度が大きいほど低（なる。従って、ドレイン近傍の
基板不純物濃度が濃くなると、この部分での空乏層幅が
小さくなり、その結果、ドレイン電極近傍の基板表面で
の電界強度が太き（なり、ドレイン耐圧が下がることに
なる。第１図の半導体装置に対して、従来例の説明の際
に示した第６図の等価回路で代表できるような静電気を
印加した場合の正電位の電源ＶＣＣの電位変化を第３図
で模式的に示す。第３図の時刻ｔｏは、第７図の場合と
同様に第６図においてスイッチＳ１がａからｂ−８切り
換る時刻である。第３図で示すように、第２図の構造を
有するトランジスタを第１図のＱ６として用いた場合は
、ＶＣＣがＱ６のドレイン耐圧ＶＩＩＤ’以上になると
トランジスタＱ６でブレークダウン電流が流れ（時刻ｔ
ｌ゛〜ｔ２’の間）第６図の外部コンデンサＣＥＳに蓄
積された電荷はこの時放電されてしまい、トランジスタ
Ｑ６のデバイスサイズ（ゲート幅など）を適当な値に設
定することで、正電位電源ＶＣＣが内部回路中のトラン
ジスタ＜Ｑｌ、 Ｑ３）一つ１ のドレイン耐圧（Ｖｅｏ）以上に上昇するのを防止する
ことができる。このように第１図の実施例においては、
静電気印加時の内部回路でのブレークダウン電流をゼロ
におさえることが可能となり、トランジスタＱ６のデバ
イスサイズを最適化し、十分な電流容量さえ確保してお
けば、半導体装置の電源端子における静電破壊耐圧を飛
躍的に高くすることができる。
なお、本実施例では、ＮチャネルＭ ＯＳの場合につい
て説明したが、ＰチャネルＭＯ３、またはＣＭＯＳの場
合にも本発明が適用できることは言うまでもない。
て説明したが、ＰチャネルＭＯ３、またはＣＭＯＳの場
合にも本発明が適用できることは言うまでもない。
発明の効果
本発明は、電源端子に対する静電気への保護トランジス
タとして、内部回路中のトランジスタよりも、ドレイン
近傍の基板不純物濃度が濃いトランジスタを採用するこ
とにより、保護トランジスタの静電気吸収効率を大きく
改善することができ、電源端子の静電破壊耐圧が高い。
タとして、内部回路中のトランジスタよりも、ドレイン
近傍の基板不純物濃度が濃いトランジスタを採用するこ
とにより、保護トランジスタの静電気吸収効率を大きく
改善することができ、電源端子の静電破壊耐圧が高い。
半導体装置の容易な実現を可能にする。その結果、高Ｉ
Ｉ化された半導体装置においても、高い信頼性を得るこ
とができるようになり、その実用的効果は大きい。
Ｉ化された半導体装置においても、高い信頼性を得るこ
とができるようになり、その実用的効果は大きい。
第１図は本発明の一実施例における半導体装置の回路図
、第２図は第１図の回路中における保護トランジスタの
断面構造図、第３図は第１図の半導体装置の電源に静電
気を印加した際の電源電位波形図、第４図は従来例の半
導体装置の回路図、第５図は第４図の回路中におけるト
ランジスタの断面構造図、第６図は半導体装置の電源に
静電気を印加する際の等価回路図、第７図は第４図の半
導体装置の電源に静電気を印加した際の電源電位波形図
である。 Ｑ１〜Ｑ６・・・・・・ＭＯＳトランジスタ、ｃｌ、ｃ
ｌ！ｓ・・・・・・コンデンサ、Ｒ１・・・・・・抵抗
、Ｓｌ・・・・・・スイッチ、Ｖｅｅｒ ｖｓｓ・・・
・・・電源ノード、ＶＥＳ・・・・・・電源電圧、Ｎビ
・・・・・回路ノード、Ａ、Ｂ・・・・・・入力ノード
、１・・・・・・内部回路ブロック、２・・・・・・半
導体装置、２１・・・・・・ゲート電極、２２．２３．
２６・・・・・・不純物拡散層、２４・・・・・・基板
、２５・・・・・・絶縁膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第 １ 図 第２図 ？乙？４ 第３図 ｃｂ 第４図 ？
、第２図は第１図の回路中における保護トランジスタの
断面構造図、第３図は第１図の半導体装置の電源に静電
気を印加した際の電源電位波形図、第４図は従来例の半
導体装置の回路図、第５図は第４図の回路中におけるト
ランジスタの断面構造図、第６図は半導体装置の電源に
静電気を印加する際の等価回路図、第７図は第４図の半
導体装置の電源に静電気を印加した際の電源電位波形図
である。 Ｑ１〜Ｑ６・・・・・・ＭＯＳトランジスタ、ｃｌ、ｃ
ｌ！ｓ・・・・・・コンデンサ、Ｒ１・・・・・・抵抗
、Ｓｌ・・・・・・スイッチ、Ｖｅｅｒ ｖｓｓ・・・
・・・電源ノード、ＶＥＳ・・・・・・電源電圧、Ｎビ
・・・・・回路ノード、Ａ、Ｂ・・・・・・入力ノード
、１・・・・・・内部回路ブロック、２・・・・・・半
導体装置、２１・・・・・・ゲート電極、２２．２３．
２６・・・・・・不純物拡散層、２４・・・・・・基板
、２５・・・・・・絶縁膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第 １ 図 第２図 ？乙？４ 第３図 ｃｂ 第４図 ？
Claims (1)
- 半導体基板上に形成された複数個のＭＯＳ型トランジス
タと、前記複数個のトランジスタの電源を与える第１の
接地電位の電源と、第２の正電位の電源と、ゲート電極
及びソース電極が前記第１の電源に接続されドレイン電
極が前記第２の電源に接続された第１のＭＯＳトランジ
スタとを有してなり、前記第１のＭＯＳトランジスタの
ドレイン電極近傍の基板不純物濃度を前記複数個のＭＯ
Ｓトランジスタのドレイン電極近傍の基板不純物濃度よ
り高くしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070656A JPS63236362A (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070656A JPS63236362A (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236362A true JPS63236362A (ja) | 1988-10-03 |
Family
ID=13437915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070656A Pending JPS63236362A (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010119653A1 (ja) * | 2009-04-15 | 2010-10-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1987
- 1987-03-25 JP JP62070656A patent/JPS63236362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010119653A1 (ja) * | 2009-04-15 | 2010-10-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825601A (en) | Power supply ESD protection circuit | |
| JP3013624B2 (ja) | 半導体集積回路装置 | |
| JPH07321628A (ja) | ヒステリシストリガ回路を用いる静電放電保護 | |
| US10381826B2 (en) | Integrated circuit electrostatic discharge protection | |
| US5144518A (en) | Semiconductor integrated circuit | |
| JPS59126663A (ja) | 半導体装置 | |
| JP3617425B2 (ja) | 半導体集積回路装置の入力インターフェイス回路 | |
| JP2806532B2 (ja) | 半導体集積回路装置 | |
| CN101228629A (zh) | 采用分布式低电压钳位器件的通路共用的高电压esd保护 | |
| JP3025373B2 (ja) | 半導体集積回路 | |
| JPH0228362A (ja) | 半導体集積回路装置 | |
| JPS63236362A (ja) | 半導体装置 | |
| JPH0379120A (ja) | 入力保護回路 | |
| JP2525450Y2 (ja) | 逆接保護回路 | |
| JP2752680B2 (ja) | 半導体集積回路装置の過電圧吸収回路 | |
| JPS63115363A (ja) | 入力保護回路 | |
| JPS6010767A (ja) | 半導体装置 | |
| JPH0313754B2 (ja) | ||
| JP3355651B2 (ja) | 静電気保護回路及び半導体装置 | |
| JPS6395667A (ja) | 入力保護装置 | |
| JPS6112692Y2 (ja) | ||
| JPH01124251A (ja) | 半導体集積回路装置 | |
| JP2659269B2 (ja) | 静電気保護回路 | |
| JPH0464187B2 (ja) | ||
| JPH0227567Y2 (ja) |