JPH0470805B2 - - Google Patents
Info
- Publication number
- JPH0470805B2 JPH0470805B2 JP62070766A JP7076687A JPH0470805B2 JP H0470805 B2 JPH0470805 B2 JP H0470805B2 JP 62070766 A JP62070766 A JP 62070766A JP 7076687 A JP7076687 A JP 7076687A JP H0470805 B2 JPH0470805 B2 JP H0470805B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power supply
- potential
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000872 buffer Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000036039 immunity Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体回路に関し、特に電源ノイズ
による誤動作を防止するために機能を備えた半導
体回路に関する。
による誤動作を防止するために機能を備えた半導
体回路に関する。
（従来の技術）
半導体回路の動作中には電源線を介して電荷の
充放電が行われるが、この時には、電源線のイン
ピーダンスにより電源電位が変動して、電源ノイ
ズとして現われる場合がある。
充放電が行われるが、この時には、電源線のイン
ピーダンスにより電源電位が変動して、電源ノイ
ズとして現われる場合がある。
例えば、入出力データが多ビツト構成のメモリ
において、各出力バツフアそれぞれから“１”レ
ベルが出力される場合には、その全ての出力バツ
フアに対する負荷容量を急速に充電する必要があ
るため、電源からの電荷供給が間に合わずに電源
線内のインダクタンスおよび抵抗成分が関与して
第８図Ａのような非常に大きい電源ノイズが発生
することがある。この図に示されているように、
電源電位Vddが急激に減少した際にはこれに伴い
接地電位Vssも減少するが、これは、電源線間に
存在する容量成分によるカツプリングの影響によ
るものである。
において、各出力バツフアそれぞれから“１”レ
ベルが出力される場合には、その全ての出力バツ
フアに対する負荷容量を急速に充電する必要があ
るため、電源からの電荷供給が間に合わずに電源
線内のインダクタンスおよび抵抗成分が関与して
第８図Ａのような非常に大きい電源ノイズが発生
することがある。この図に示されているように、
電源電位Vddが急激に減少した際にはこれに伴い
接地電位Vssも減少するが、これは、電源線間に
存在する容量成分によるカツプリングの影響によ
るものである。
また、出力バツフアから“０”レベルが出力さ
れる場合には、“１”出力時とは反対に接地電位
Vssが急激に上昇し、これに伴つて電源電位Vdd
も上昇される。
れる場合には、“１”出力時とは反対に接地電位
Vssが急激に上昇し、これに伴つて電源電位Vdd
も上昇される。
このような電源ノイズが発生している期間に、
第８図Ｂに示すような入力信号Vinが外部から供
給されると、その入力信号Vinの電位が一定であ
つても、内部回路から見れば第８図Ｃのように入
力信号Vin自体にノイズが乗つているのと同じこ
とになる。
第８図Ｂに示すような入力信号Vinが外部から供
給されると、その入力信号Vinの電位が一定であ
つても、内部回路から見れば第８図Ｃのように入
力信号Vin自体にノイズが乗つているのと同じこ
とになる。
したがつて、このノイズのピーク電位が入力回
路部の論理“０”、“１”の検出電圧を越えると内
部回路の誤動作が引起こされる。このため、従来
では入力回路部に第９図に示すようなシユミツト
トリガ回路を使用している。
路部の論理“０”、“１”の検出電圧を越えると内
部回路の誤動作が引起こされる。このため、従来
では入力回路部に第９図に示すようなシユミツト
トリガ回路を使用している。
第９図のシユミツトトリガ回路は、Ｎ型MOS
トランジスタＱ１、Ｎ型MOSトランジスタＱ２
およびキヤパシタＣによりブートストラツプ型の
負荷回路を構成すると共に、この負荷回路と接地
電位Vss供給端子との間にＮ型MOSトランジス
タＱ３，Ｑ４を直列接続し、その直列接続点の電
位をＮ型MOSトランジスタＱ５の導通状態によ
り変化させることで入力信号Vinが“０”から
“１”に変化する際の検知レベルと、“１”から
“０”に変化する際の検知レベルとの間にレベル
差を持たせたもので、その入出力特性は第１０図
のようなヒステリシス特性となる。
トランジスタＱ１、Ｎ型MOSトランジスタＱ２
およびキヤパシタＣによりブートストラツプ型の
負荷回路を構成すると共に、この負荷回路と接地
電位Vss供給端子との間にＮ型MOSトランジス
タＱ３，Ｑ４を直列接続し、その直列接続点の電
位をＮ型MOSトランジスタＱ５の導通状態によ
り変化させることで入力信号Vinが“０”から
“１”に変化する際の検知レベルと、“１”から
“０”に変化する際の検知レベルとの間にレベル
差を持たせたもので、その入出力特性は第１０図
のようなヒステリシス特性となる。
第１０図において、Vonは入力信号Vinが
“０”から“１”レベルに変化したと検知するの
に必要な入力電圧値であり、またVoffは入力信
号Vinが“１”から“０”レベルに変化したと検
知するのに必要な電圧値である。
“０”から“１”レベルに変化したと検知するの
に必要な入力電圧値であり、またVoffは入力信
号Vinが“１”から“０”レベルに変化したと検
知するのに必要な電圧値である。
このようなヒステリシス特性を有するシユミツ
トトリガ回路を入力回路として用いれば、ヒステ
リシス電圧VH（＝Von−Voff）より小さなノイズ
に対しては、誤動作をおこさなくなる。つまり、
このヒステリシス電圧VHが大きい程、入力回路
のノイズ耐量は高くなる。
トトリガ回路を入力回路として用いれば、ヒステ
リシス電圧VH（＝Von−Voff）より小さなノイズ
に対しては、誤動作をおこさなくなる。つまり、
このヒステリシス電圧VHが大きい程、入力回路
のノイズ耐量は高くなる。
一方、この回路の動作の安定性を確保するため
には、スペツク電圧VIHに対するVonのマージン
と、スペツク電圧VILに対するVoffのマージンを
大きくする必要があるため、むやみにヒステリシ
ス電圧VHを大きくすることはできない。したが
つて、電源変動によつて発生されるノイズの大き
さによつては、誤動作が引起こされることがあ
る。
には、スペツク電圧VIHに対するVonのマージン
と、スペツク電圧VILに対するVoffのマージンを
大きくする必要があるため、むやみにヒステリシ
ス電圧VHを大きくすることはできない。したが
つて、電源変動によつて発生されるノイズの大き
さによつては、誤動作が引起こされることがあ
る。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもの
で、従来の半導体回路ではノイズに対する耐量を
向上させると回路の動作マージンが低下するた
め、充分なノイズ耐量が得られなかつた点を改善
し、動作マージンを維持した状態で充分なノイズ
耐量を得ることができる半導体回路を提供するこ
とを目的とする。
で、従来の半導体回路ではノイズに対する耐量を
向上させると回路の動作マージンが低下するた
め、充分なノイズ耐量が得られなかつた点を改善
し、動作マージンを維持した状態で充分なノイズ
耐量を得ることができる半導体回路を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体回路にあつては、電源電
位供給端子と出力端子との間に挿入される負荷回
路と、前記出力端子と基準電位供給端子との間に
直列接続され、各々のゲートに入力信号がそれぞ
れ供給される互いに同一導電型の第１および第２
のトランジスタと、一端が前記電源電位供給端子
に接続され、他端が前記第１のトランジスタと前
記第２のトランジスタとの直列接続点に接続さ
れ、ゲートが前記出力端子に接続される第３のト
ランジスタと、一端に所定の電位が供給され、他
端が前記第１のトランジスタと前記第２のトラン
ジスタとの直列接続点に接続され、制御信号によ
つて導通制御される第４のトランジスタとを具備
したものである。
位供給端子と出力端子との間に挿入される負荷回
路と、前記出力端子と基準電位供給端子との間に
直列接続され、各々のゲートに入力信号がそれぞ
れ供給される互いに同一導電型の第１および第２
のトランジスタと、一端が前記電源電位供給端子
に接続され、他端が前記第１のトランジスタと前
記第２のトランジスタとの直列接続点に接続さ
れ、ゲートが前記出力端子に接続される第３のト
ランジスタと、一端に所定の電位が供給され、他
端が前記第１のトランジスタと前記第２のトラン
ジスタとの直列接続点に接続され、制御信号によ
つて導通制御される第４のトランジスタとを具備
したものである。
（作用）
上記構成の半導体回路にあつては、出力電位に
応じて導通制御される第３のトランジスタに加え
て、電源電位および基準電位が変動する期間には
前記第４のトランジスタもオンするため、この期
間での入出力特性は大きなヒステリシス電圧を有
するものとなる。また、電源電位および基準電位
の変動期間以外では、第４のトランジスタはオフ
となるので、その時の入出力特性はスペツクに対
する動作マージンを優先したものとなる。
応じて導通制御される第３のトランジスタに加え
て、電源電位および基準電位が変動する期間には
前記第４のトランジスタもオンするため、この期
間での入出力特性は大きなヒステリシス電圧を有
するものとなる。また、電源電位および基準電位
の変動期間以外では、第４のトランジスタはオフ
となるので、その時の入出力特性はスペツクに対
する動作マージンを優先したものとなる。
したがつて、動作マージンを維持した状態で充
分なノイズ耐量を得ることが可能となる。
分なノイズ耐量を得ることが可能となる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図にこの発明の一実施例に係わる半導体回
路を示す。この半導体回路は、出力ノードの電位
に応じてトランジスタＱ５を導通制御することに
よりトランジスタＱ３とＱ４との接続点の電位を
変化させ、これによつてヒステリシス特性を得る
点は第９図の従来の半導体回路と同様であるが、
この回路ではさらにＮ型MOSトランジスタＱ６
を設け、このトランジスタＱ６を電源ノイズの発
生タイミングに応じて所定期間導通状態に制御す
る構成である。
路を示す。この半導体回路は、出力ノードの電位
に応じてトランジスタＱ５を導通制御することに
よりトランジスタＱ３とＱ４との接続点の電位を
変化させ、これによつてヒステリシス特性を得る
点は第９図の従来の半導体回路と同様であるが、
この回路ではさらにＮ型MOSトランジスタＱ６
を設け、このトランジスタＱ６を電源ノイズの発
生タイミングに応じて所定期間導通状態に制御す
る構成である。
Ｎ型MOSトランジスタＱ６の一端は電源電位
Vddに接続され、その他端はＮ型MOSトランジ
スタＱ３とＱ４との接続点に接続されており、ま
たそのゲートには制御信号φが供給される。この
制御信号φは、電源ノイズの発生タイミングに応
じて所定期間“１”レベルとなる信号である。前
述したように電源ノイズが発生するのは、正電源
線から多くの電流が流れ出す時と、接地電源線に
多くの電流が流れ込む時であるので、制御信号φ
としては、例えば出力バツフアを駆動する出力イ
ネーブル信号OEの立下がりに応じて所定期間
“１”レベルを保持する信号を利用することがで
きる。
Vddに接続され、その他端はＮ型MOSトランジ
スタＱ３とＱ４との接続点に接続されており、ま
たそのゲートには制御信号φが供給される。この
制御信号φは、電源ノイズの発生タイミングに応
じて所定期間“１”レベルとなる信号である。前
述したように電源ノイズが発生するのは、正電源
線から多くの電流が流れ出す時と、接地電源線に
多くの電流が流れ込む時であるので、制御信号φ
としては、例えば出力バツフアを駆動する出力イ
ネーブル信号OEの立下がりに応じて所定期間
“１”レベルを保持する信号を利用することがで
きる。
このような構成の半導体回路にあつては、制御
信号が“１”レベルになつた場合にトランジスタ
Ｑ６がオンとなりトランジスタＱ３とＱ４との接
続点の電位が引上げられるため、入力信号Vinが
“０”レベルであり、出力ノードの電位すなわち
出力信号Voutが“１”レベルになつている際に
“１”レベルの制御信号φが供給されると、第２
図の入出力特性に示すように入力信号Vinが立上
がる時のしきい値電圧VonはVon′に上昇される。
信号が“１”レベルになつた場合にトランジスタ
Ｑ６がオンとなりトランジスタＱ３とＱ４との接
続点の電位が引上げられるため、入力信号Vinが
“０”レベルであり、出力ノードの電位すなわち
出力信号Voutが“１”レベルになつている際に
“１”レベルの制御信号φが供給されると、第２
図の入出力特性に示すように入力信号Vinが立上
がる時のしきい値電圧VonはVon′に上昇される。
したがつて、入力信号Vinの“０”レベルを検
知している際に接地電位Vssが減少する電源ノイ
ズが発生して“０”レベルの入力信号Vinに第３
図のようなノイズがのる場合にも、正確な入力検
出を行なうことができる。
知している際に接地電位Vssが減少する電源ノイ
ズが発生して“０”レベルの入力信号Vinに第３
図のようなノイズがのる場合にも、正確な入力検
出を行なうことができる。
また、制御信号φは所定期間経過後に再び
“０”レベルに戻るため、電源ノイズがおさまり、
入力信号Vinが“０”から“１”に変化する場合
には、Vonがそのしきい値電圧となる。
“０”レベルに戻るため、電源ノイズがおさまり、
入力信号Vinが“０”から“１”に変化する場合
には、Vonがそのしきい値電圧となる。
したがつて、電源ノイズが発生する期間ではノ
イズに対する耐量を向上させ、その他の期間では
ノイズ耐量よりもスペツクに対する動作マージン
を優先させることが可能となる。
イズに対する耐量を向上させ、その他の期間では
ノイズ耐量よりもスペツクに対する動作マージン
を優先させることが可能となる。
このため、この回路をメモリに適用する場合に
は、出力バツフアの駆動中に通常“０”レベルが
保証されるべきや、の入力回路として
有効である。
は、出力バツフアの駆動中に通常“０”レベルが
保証されるべきや、の入力回路として
有効である。
第４図にこの発明の第２の実施例を示す。この
半導体回路は、Ｎ型MOSトランジスタＱ６の一
端をトランジスタＱ３とＱ４との接続点に接続
し、ゲートに制御信号φが供給されるのは第１図
の半導体回路と同様であるが、トランジスタＱ６
の他端に電源電位Vddでなく接地電位Vssを接続
したものである。
半導体回路は、Ｎ型MOSトランジスタＱ６の一
端をトランジスタＱ３とＱ４との接続点に接続
し、ゲートに制御信号φが供給されるのは第１図
の半導体回路と同様であるが、トランジスタＱ６
の他端に電源電位Vddでなく接地電位Vssを接続
したものである。
このような構成の半導体回路にあつては、制御
信号が“１”レベルになつた場合にトランジスタ
Ｑ６がオンとなりトランジスタＱ３とＱ４との接
続点の電位が引下げられるため、入力信号Vinが
“１”レベルであり、出力ノードの電位すなわち
出力信号Voutが“０”レベルになつている際に
“１”レベルの制御信号φが供給されるならば、
入力信号Vinが立下がる時のしきい値電圧Voffが
Voff′に低下されるので、その入出力特性は第５
図のようになる。
信号が“１”レベルになつた場合にトランジスタ
Ｑ６がオンとなりトランジスタＱ３とＱ４との接
続点の電位が引下げられるため、入力信号Vinが
“１”レベルであり、出力ノードの電位すなわち
出力信号Voutが“０”レベルになつている際に
“１”レベルの制御信号φが供給されるならば、
入力信号Vinが立下がる時のしきい値電圧Voffが
Voff′に低下されるので、その入出力特性は第５
図のようになる。
したがつて、入力信号Vinの“１”レベルを検
知している際に接地電位Vssが上昇する電源ノイ
ズが発生して、“１”レベルの入力信号Vinに第
６図のようなノイズがのる場合にも、Voffが
Voff′に低下することにより誤動作を防止するこ
とが可能となる。
知している際に接地電位Vssが上昇する電源ノイ
ズが発生して、“１”レベルの入力信号Vinに第
６図のようなノイズがのる場合にも、Voffが
Voff′に低下することにより誤動作を防止するこ
とが可能となる。
このため、この回路は出力バツフアが駆動中に
は通常“１”レベルとなつているべき書込み信号
WEの検出回路として有効である。
は通常“１”レベルとなつているべき書込み信号
WEの検出回路として有効である。
第７図にこの発明の第３の実施例を示す。この
回路にあつては、第１図の回路に加えて、トラン
ジスタＱ３とＱ４との直列接続点とトランジスタ
Ｑ６との間にＮ型MOSトランジスタＱ７を挿入
し、このトランジスタＱ７を出力ノードの電位で
導通制御する構成である。
回路にあつては、第１図の回路に加えて、トラン
ジスタＱ３とＱ４との直列接続点とトランジスタ
Ｑ６との間にＮ型MOSトランジスタＱ７を挿入
し、このトランジスタＱ７を出力ノードの電位で
導通制御する構成である。
このような構成であれば、入力信号Vinが
“０”から“１”レベルに立上がり始め、出力ノ
ードの電位が下がり始めるとトランジスタＱ７が
オフし始めるので、トランジスタＱ６による電位
供給が遮断される。したがつて、この回路では、
入力信号が“０”から“１”に遷移する途中で制
御信号φが“１”レベルになつたとしても、しき
い値電圧Vonの上昇がないため、出力信号Vout
のゆれを防ぐことができ、安定した動作が保障で
きる。
“０”から“１”レベルに立上がり始め、出力ノ
ードの電位が下がり始めるとトランジスタＱ７が
オフし始めるので、トランジスタＱ６による電位
供給が遮断される。したがつて、この回路では、
入力信号が“０”から“１”に遷移する途中で制
御信号φが“１”レベルになつたとしても、しき
い値電圧Vonの上昇がないため、出力信号Vout
のゆれを防ぐことができ、安定した動作が保障で
きる。
尚、電源ノイズが発生されるのは出力バツフア
の駆動時だけでなく、例えばメモリ回路ではビツ
ト線をプリチヤージする時にも電源ノイズが発生
するので、制御信号φをプリチヤージ信号に応じ
て所定期間“１”レベルに設定してもノイズ耐量
を向上させることができる。
の駆動時だけでなく、例えばメモリ回路ではビツ
ト線をプリチヤージする時にも電源ノイズが発生
するので、制御信号φをプリチヤージ信号に応じ
て所定期間“１”レベルに設定してもノイズ耐量
を向上させることができる。
［発明の効果］
以上のようにこの発明によれば、電源ノイズが
発生する期間ではノイズ耐量を優先し、他の期間
では入力信号に対する動作マージンを優先させる
ことができるので、動作マージンを維持した状態
で、大きなノイズ耐量を得ることが可能となる。
発生する期間ではノイズ耐量を優先し、他の期間
では入力信号に対する動作マージンを優先させる
ことができるので、動作マージンを維持した状態
で、大きなノイズ耐量を得ることが可能となる。
第１図はこの発明の一実施例に係わる半導体回
路を説明する回路図、第２図は第１図の回路の入
出力特性を説明する図、第３図は第１図の回路に
入力されるノイズとしきい値電圧との関係を説明
する図、第４図はこの発明の第２の実施例に係わ
る半導体回路を説明する回路図、第５図は第４図
の回路の入出力特性を説明する図、第６図は第４
図の回路に入力されるノイズとしきい値電圧との
関係を説明する図、第７図はこの発明の第３の実
施例を説明する回路図、第８図は電源ノイズによ
る入力信号への影響を説明する図、第９図は従来
の半導体回路を説明する回路図、第１０図は第９
図の回路の入出力特性を説明する図である。 Ｑ１……Ｎ型MOSトランジスタ、Ｃ……キヤ
パシタ、Ｑ２〜Ｑ６……Ｎ型MOSトランジスタ、
φ……制御信号。
路を説明する回路図、第２図は第１図の回路の入
出力特性を説明する図、第３図は第１図の回路に
入力されるノイズとしきい値電圧との関係を説明
する図、第４図はこの発明の第２の実施例に係わ
る半導体回路を説明する回路図、第５図は第４図
の回路の入出力特性を説明する図、第６図は第４
図の回路に入力されるノイズとしきい値電圧との
関係を説明する図、第７図はこの発明の第３の実
施例を説明する回路図、第８図は電源ノイズによ
る入力信号への影響を説明する図、第９図は従来
の半導体回路を説明する回路図、第１０図は第９
図の回路の入出力特性を説明する図である。 Ｑ１……Ｎ型MOSトランジスタ、Ｃ……キヤ
パシタ、Ｑ２〜Ｑ６……Ｎ型MOSトランジスタ、
φ……制御信号。
Claims (1)
- 【特許請求の範囲】 １ 電源電位供給端子と出力端子との間に挿入さ
れる負荷回路と、 前記出力端子と基準電位供給端子との間に直列
接続され、各々のゲートに入力信号がそれぞれ供
給される互いに同一導電型の第１および第２のト
ランジスタと、 一端が前記電源電位供給端子に接続され、他端
が前記第１のトランジスタと前記第２のトランジ
スタとの直列接続点に接続され、ゲートが前記出
力端子に接続される第３のトランジスタと、 一端に所定の電位が供給され、他端が前記第１
のトランジスタと前記第２のトランジスタとの直
列接続点に接続され、前記電源電位および基準電
位の変動期間に制御信号によつて導通制御される
第４のトランジスタとを具備することを特徴とす
る半導体回路。 ２ 前記半導体回路は出力バツフアを含み、前記
制御信号はその出力バツフアが駆動されるタイミ
ングに応じて前記第４のトランジスタを所定期間
オンされることを特徴とする特許請求の範囲第１
項記載の半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070766A JPS63236407A (ja) | 1987-03-25 | 1987-03-25 | 半導体回路 |
| US07/167,687 US4893029A (en) | 1987-03-25 | 1988-03-14 | Power supply noise protection circuit |
| KR1019880003238A KR910003603B1 (ko) | 1987-03-25 | 1988-03-25 | 쉬미트입력형 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070766A JPS63236407A (ja) | 1987-03-25 | 1987-03-25 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236407A JPS63236407A (ja) | 1988-10-03 |
| JPH0470805B2 true JPH0470805B2 (ja) | 1992-11-12 |
Family
ID=13440965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070766A Granted JPS63236407A (ja) | 1987-03-25 | 1987-03-25 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4893029A (ja) |
| JP (1) | JPS63236407A (ja) |
| KR (1) | KR910003603B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542678B2 (ja) * | 1988-06-17 | 1996-10-09 | 富士通株式会社 | 半導体装置 |
| KR910007740B1 (ko) * | 1989-05-02 | 1991-09-30 | 삼성전자 주식회사 | 비트라인 안정화를 위한 전원전압 추적회로 |
| US5243232A (en) * | 1991-07-31 | 1993-09-07 | Allen-Bradley Company, Inc. | Start-up pulse suppression circuit for industrial controller output |
| US5442304A (en) * | 1993-10-15 | 1995-08-15 | Advanced Micro Devices, Inc. | CMOS logic gate clamping circuit |
| JP2822881B2 (ja) * | 1994-03-30 | 1998-11-11 | 日本電気株式会社 | 半導体集積回路装置 |
| EP0724209A1 (en) * | 1995-01-25 | 1996-07-31 | International Business Machines Corporation | Power management system for integrated circuits |
| IT1312498B1 (it) * | 1999-05-13 | 2002-04-17 | St Microelectronics Srl | Struttura integrata con unita' analogica alimentata da tensione dialimentazione esterna tramite filtro passa-basso ed elementi di |
| DE19936606C1 (de) * | 1999-08-04 | 2000-10-26 | Siemens Ag | Schaltungsanordnung zur Spannungsversorgung einer integrierten Schaltung über ein Pad mit Konfiguriermöglichkeit der integrierten Schaltung |
| US6320408B1 (en) | 2001-03-02 | 2001-11-20 | Pericom Semiconductor Corp. | Dual-sided undershoot-isolating bus switch |
| US7514951B2 (en) * | 2005-09-20 | 2009-04-07 | Etron Technology, Inc. | Negative voltage noise-free circuit for multi-functional pad |
| JP4940643B2 (ja) * | 2005-12-08 | 2012-05-30 | 日本電気株式会社 | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183119A (en) * | 1981-05-02 | 1982-11-11 | Sanyo Electric Co Ltd | Schmitt circuit |
| JPS5877317A (ja) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | シユミツト・トリガ回路 |
| US4707626A (en) * | 1984-07-26 | 1987-11-17 | Texas Instruments Incorporated | Internal time-out circuit for CMOS dynamic RAM |
-
1987
- 1987-03-25 JP JP62070766A patent/JPS63236407A/ja active Granted
-
1988
- 1988-03-14 US US07/167,687 patent/US4893029A/en not_active Expired - Lifetime
- 1988-03-25 KR KR1019880003238A patent/KR910003603B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003603B1 (ko) | 1991-06-07 |
| KR880011805A (ko) | 1988-10-31 |
| JPS63236407A (ja) | 1988-10-03 |
| US4893029A (en) | 1990-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0738538B2 (ja) | スルーイング速度向上回路 | |
| JPH0584597B2 (ja) | ||
| JPS6363134B2 (ja) | ||
| JPH0214814B2 (ja) | ||
| JPS6153799B2 (ja) | ||
| JPH0470805B2 (ja) | ||
| JPS6137709B2 (ja) | ||
| US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
| US4963774A (en) | Intermediate potential setting circuit | |
| JPH0289292A (ja) | 半導体メモリ | |
| US5019725A (en) | Input circuit | |
| JPH0552091B2 (ja) | ||
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| KR900001813B1 (ko) | 슈미트 회로 | |
| KR960002334B1 (ko) | 반도체 메모리 장치의 입력버퍼 | |
| JPH0220115A (ja) | パルス形信号を発生する回路 | |
| JP2758735B2 (ja) | 論理回路 | |
| JPS61292412A (ja) | 出力回路 | |
| JP2851211B2 (ja) | 入力バッファ回路 | |
| US20060202724A1 (en) | Comparator circuit assembly, in particular for semiconductor components | |
| JP2601978B2 (ja) | Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 | |
| JPS60187993A (ja) | アドレス・トランジシヨン・デイテクタ回路 | |
| JPS5842658B2 (ja) | レベルヘンカンカイロノ ホゴカイロ | |
| JP2707825B2 (ja) | 半導体集積回路装置 | |
| JP2930227B2 (ja) | 半導体集積回路の出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |