JPS63237295A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートを有し、メモリセル毎の電気的書
替えを可能とした不揮発性半導体メモリ装置に関する。

（従来の技術） 浮遊ゲートと制御ゲートをもつＭＯＳ）ランジスタ構造
を有し、電気的にかつ選択的に情報内容の書替えを可能
とした不揮発性半導体メモリ装置（Ｅ２　ＦＲＯＭ）と
して、第２図の等価回路で示されるメモリセルが知られ
ている。このメモリセルは、半導体基板に形成されたソ
ース領域Ｓ。

ドレイン領域り間のチャネル領域上にゲート絶縁膜を介
して浮遊ゲートＦＧが設けられ、更にこの上にゲート絶
縁膜を介して制御ゲートＣＧが設けられている。また基
板内にはチャネル領域とは別に拡散層により書替え電極
ＥＧが設けられ、書替え電極ＥＧはトンネル電流が流れ
得る極薄絶縁膜を介して浮遊ゲートＦＣに対向させてい
る。

このようなメモリセルが基板上にマトリクス状に配列形
成され、また内部に高電圧発生回路を形成して、メモリ
セル単位で選択的な書替えを可能としたＥ２　ＦＲＯＭ
が構成される。

このＥ２　ＦＲＯＭの選択的な読み出しおよび書替えの
動作は、例えばｎチャネルの場合を例にとって説明する
と、次の通りである。

まず選択されたメモリセルに対する情報書込みは、書替
え電極ＥＧを低電位（例えばＯＶ）に保ち、制御ゲート
ＣＧには内部の高電圧発生回路からの昇圧された高電位
のプログラム電圧Ｖｐ　　（例えば２０ｖ）を書込み電
圧として与える。これにより書替え電極から極薄絶縁膜
を介してトンネル電流により浮遊ゲートＦＧに電子が゛
注入される。

浮遊ゲートに電荷が注入されておらず、しきい値が正の
小さい値の状態を“０”とすれば、この書込み動作で浮
遊ゲートに電子が注入されてしきい値が正の大きい値に
なった状態が“１”である。

読み出し動作は、選択されたメモリセルのドレインＤお
よび制御ゲートＣＧに読み出し電圧（例えば５Ｖ）を与
え、他の全ての電極を低電位（例えばＯＶ）とする。こ
のとき、このメモリセルが０＃であればチャネル電流が
流れ、“１″であれば電流は流れない。このチャネル電
流の有無により、“０”、１１″の判別が行われる。

メモリセルの内容を消去するには、書込みの際と逆に、
制御ゲートＣＧを低電位（例えばＯＶ）に保ち、書替え
電極ＥＧに前述のプログラム電圧Ｖｐを消去電圧として
与える。このとき、浮遊ゲートＦＧの電子は極薄絶縁膜
を介して書替え電極ＥＣに放出され、メモリセルは“０
”になる。

この様な従来のＥ２　ＰＲＯＭでは、書替えに要する時
間は前述のプログラム電圧Ｖｐを高くする程短くなる。

しかし、プログラム電圧Ｖｐを余り高くすると、情報消
去時にはこのプログラム電圧Ｖｐが基板内の拡散層であ
る書替え電極に印加されるので、この部分の接合ブレー
クダウンや表面ブレークダウンが生じ、書替えができな
くなる。

従ってプログラム電圧Ｖｐを余り高くすることはできず
、この結果書替え時間を十分に短縮することができなか
った。

（発明が解決しようとする問題点） 以上のように従来のＥ２　ＦＲＯＭでは、書替えに使用
するプログラム電圧が一種であるために、プログラム電
圧を高くして書替え時間の短縮を図ろうとすると、耐圧
が持たなくなる、という問題があった。

本発明は、この様な問題を解決した Ｅ２　ＦＲＯＭを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明のＥ２　ＦＲＯＭでは、制御ゲートに与える書込
み電圧に比べて書替え電極に与える消去電圧が小さい値
に設定される。

（作用） 本発明によれば、書込み電圧と消去電圧を異ならせるこ
とにより、消去時のブレークダウンを防止しながら、Ｅ
２　ＦＲＯＭの書替え時間の短縮を図ることができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は一実施例のＥ２　ＦＲＯＭの概略構成を示す。

メモリセルは第２図に等価回路で示した通りのものであ
り、これがマトリクス配列されたメモリセルアレイ１が
構成されている。デコーダ２および３は、２次元配列さ
れたメモリセルの一つを選択するためのもので、ここで
はデコーダ２はメモリセルの書替え電極ＥＣを選択し、
デコーダ３は制御ゲートＣＧを選択する。昇圧回路４は
、外部電源電位より高いプログラム電圧Ｖｐを発生する
回路であり、動作モード切替回路５は、書込み時と消去
時とでプログラム電圧ＶｐをノードＮ１．Ｎ２のいずれ
に出力するかを切換えるための回路である。即ち書込み
時は、ノードＮ１にプログラム電圧Ｖｐが出力され、こ
れが書込み電圧ＶＣＣとしてデコーダ３で選ばれた制御
ゲートＣＧに与えられる。消去時にはプログラム電圧Ｖ
ｐはノードＮ２に出力される。そしてこのノードＮ２に
出力されたプログラム電圧Ｖｐは電圧制御回路６により
所定値だけ低い電圧に下げられて消去電圧ＶＥＧとして
デコーダ２で選ばれた書替え電極に与えられる。

この実施例のＥ２　ＦＲＯＭでの書込み、消去の動作を
第３図および第４図を参照して説明する。

これらの図で白抜きは“ＶＡＬＩＤ”、斜線部はＤＯＮ
Ｔ　　ＣＡＲＥ”を示す。

情報書込みモードでは、第３図に示すように、ＡＤＤＲ
ＥＳ　Ｓ、　　書込みイネーブルＷＥ。

ＤＡＴＡ　　ＩＮが設定され、チップイネーブルＣＥが
“Ｌ２レベルになると書込み電圧ＶＣＧ”２０Ｖが出力
され、これが選択されたメモリセルの制御ゲートＣＧに
与えられる。このとき書替え電極ＥＣの電圧はＯＶであ
る。これにより、選択されたメモリセルでは書替え電極
ＥＧから電子が浮遊ゲー）ＦＧに注入されて、書込みが
行われる。

情報消去モードでは、第４図に示すように書込みの場合
と同様に、ＡＤＤＲＥＳ　Ｓ、書込みイネーブルＷＥ、
ＤＡＴＡ　　ＩＮか設定され、チップイネーブルで下が
“Ｌ″レベルなると消去電圧ＶＥＧ−１７Ｖが出力され
、これが選択されたメモリセルの書替え電極ＥＧに与え
られる。このとき制御ゲートＣＧの電圧は０■である。

これにより、選択されたメモリセルでは浮遊ゲー）ＦＧ
に蓄積されていた電子がトンネル効果により書替え電極
ＥＧに放出されて、消去が行われる。

こうしてこの実施例では、基板内の拡散層からなる書替
え電極に与えられる消去電圧が、制御ゲートに与えられ
る書込み電圧に比べて小さい値に設定されている。この
ため、書込み電圧を十分に高いものとして書込み時間の
短縮を図りながら、消去時のブレークダウンを確実に防
止することができる。

なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。

［発明の効果コ 以上述べたように本発明によれば、書込み電圧と消去電
圧を異ならせることにより、消去時のブレークダウンを
防止しながら書込み時間の短縮を図ったＥ２　ＰＲＯＭ
を得ることかできる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥ２　ＦＲＯＭを示す概略
構成図、第２図はその′メモリセルの等価回路図、第３
図はその書込みモードでのタイミング図、第４図は同じ
く消去モードでのタイミング図である。 １・・・メモリセルアレイ、２，３・・・デコーダ、４
・・・昇圧回路、５・・・動作モード切替回路、６・・
・電圧制御回路、Ｄ・・・ドレイン、Ｓ・・・ソース、
ＥＧ・・・書替え電極、ＦＣ・・・浮遊ゲート、ＣＧ・
・・制御ゲート、ＶＣａ・・・書込み７ヒ圧、ＶＥＱ・
・・消去電圧。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (1)

【特許請求の範囲】
1. 　浮遊ゲートを有するメモリセルが半導体基板上に集積
   形成され、内部に高電圧発生回路を有し、各メモリセル
   は、半導体基板に互いに離隔して形成されたソース、ド
   レイン領域と、これらソース、ドレイン領域間のチャネ
   ル領域上にゲート絶縁膜を介して形成された浮遊ゲート
   と、この浮遊ゲートに極薄絶縁膜を介して対向して設置
   された書替え電極と、前記浮遊ゲートに容量結合して設
   置された制御ゲートとを備え、選択されたメモリセルに
   ついて前記制御ゲートと書替え電極との間の電位関係を
   設定して前記書替え電極と浮遊ゲート間で電荷の授受を
   行わせることにより記憶内容の電気的書替えを可能とし
   た不揮発性半導体メモリ装置において、浮遊ゲートの電
   荷を放出する消去時に前記書替え電極に印加する消去電
   圧を、浮遊ゲートに電荷を注入する書込み時に前記制御
   ゲートに印加する書込み電圧より低い値に設定したこと
   を特徴とする不揮発性半導体メモリ装置。