JPS63238625A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS63238625A JPS63238625A JP7047987A JP7047987A JPS63238625A JP S63238625 A JPS63238625 A JP S63238625A JP 7047987 A JP7047987 A JP 7047987A JP 7047987 A JP7047987 A JP 7047987A JP S63238625 A JPS63238625 A JP S63238625A
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- JP
- Japan
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- microinstruction
- register
- bus cycle
- instruction
- memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、外部メモリとのメモリアクセスとマイクロ命
令の実行との間の同１す１を容易に行うことができるマ
イクロプログラム方式の情報処理装置に関するものであ
る。
令の実行との間の同１す１を容易に行うことができるマ
イクロプログラム方式の情報処理装置に関するものであ
る。
（従来の技術）
この秤の情報処理装置が外部メモリからデータを読出す
場合、あるいは外部メモリに対してデータを書込む場合
に、そのメモリアクセス（バスサイクル）時間は外部メ
モリの種類によって異なる。例えば、外部メモリが、比
較的高速なＳ ＲＡＭでは２クロツク、比較的低速なり
ＲＡ Ｍ ｔ’は３クロツクのメモリアクセス時間を
要する。
場合、あるいは外部メモリに対してデータを書込む場合
に、そのメモリアクセス（バスサイクル）時間は外部メ
モリの種類によって異なる。例えば、外部メモリが、比
較的高速なＳ ＲＡＭでは２クロツク、比較的低速なり
ＲＡ Ｍ ｔ’は３クロツクのメモリアクセス時間を
要する。
このため、マイクロ命令の実行とメモリアクセス（バス
グイクル）との同期をとる必要がある。
グイクル）との同期をとる必要がある。
第５図は従来の情報処理装置におけるマイクロプログラ
ム部分のハードウェア構成を示しており、また、第６図
はぞの実行タイミングを示している。
ム部分のハードウェア構成を示しており、また、第６図
はぞの実行タイミングを示している。
同図において、ａ、！Ｉ御ツメモリμＲＯＭ＞１にはマ
イクロ命令が複数個格納されている。この制御メモリか
ら読み出すべきマイクロ命令Ｍｌのアドレスはマイクロ
アドレスレジスタ（ＲΔＲ）により指定される。
イクロ命令が複数個格納されている。この制御メモリか
ら読み出すべきマイクロ命令Ｍｌのアドレスはマイクロ
アドレスレジスタ（ＲΔＲ）により指定される。
指定されたアドレスのマイクロ命令Ｍｌは制御メモリ１
からクロック毎に続出され【マイクロ命令レジスタ（Ｍ
ＩＲ）３にセットされた後、マイクロ命令デコーダ４で
デコードされて装置各部のａ、１１１３１１信号として
出力される。
からクロック毎に続出され【マイクロ命令レジスタ（Ｍ
ＩＲ）３にセットされた後、マイクロ命令デコーダ４で
デコードされて装置各部のａ、１１１３１１信号として
出力される。
この場合の実行タイミングを第６図を参照して説明する
と、クロック（ＭＣＬＫ）１．２のときはマイクロアド
レスレジスタ２で指定されるアドレスα、α＋１のマイ
クロ命令が制御メモリ１から読み出され、その実行命令
がマイクロ命令レジスタ３を介してマイクロ命令デコー
ダ４に供給され、このマイクロ命令デコーダ４ｒ：デコ
ーダされた後に制御信号として演葬部等へ出力される。
と、クロック（ＭＣＬＫ）１．２のときはマイクロアド
レスレジスタ２で指定されるアドレスα、α＋１のマイ
クロ命令が制御メモリ１から読み出され、その実行命令
がマイクロ命令レジスタ３を介してマイクロ命令デコー
ダ４に供給され、このマイクロ命令デコーダ４ｒ：デコ
ーダされた後に制御信号として演葬部等へ出力される。
クロック３が入力すると、リードバスビジ（信号ＲＢＵ
ＳＢＳＹ＝１ ）状態となり、これによって外部メモリ
からデータの読出しが開始され、読出されたデータはメ
モリデータレジスタ（ＭＤＲ。
ＳＢＳＹ＝１ ）状態となり、これによって外部メモリ
からデータの読出しが開始され、読出されたデータはメ
モリデータレジスタ（ＭＤＲ。
図示せず）に格納される。
クロック３〜５のリードバスサイクルの間、マイクロ命
令レジスタ３には制御メモリ１に格納されているダミー
のマイクロ命令がセットされる。
令レジスタ３には制御メモリ１に格納されているダミー
のマイクロ命令がセットされる。
そして、このダミー命令がマイクロプログラム中に挿入
されることにより、リードバスサイクルとの同期が図ら
れている。
されることにより、リードバスサイクルとの同期が図ら
れている。
クロックが６になると、信号ＲＢ Ｕ Ｓ Ｂ Ｓ Ｙ
は１１０ ＩＩになり、これで、マイクロ命令レジスタ
３には実行命令がセットされ、メモリデータレジスタＭ
ＤＲに読込まれたデータの処理が実行される。
は１１０ ＩＩになり、これで、マイクロ命令レジスタ
３には実行命令がセットされ、メモリデータレジスタＭ
ＤＲに読込まれたデータの処理が実行される。
（発明が解決しようとする問題点）
しかしながら、上記従来例によれば、例えばバスサイク
ルを３クロツクに限定し、その間、マイクロプログラム
中に必要数のダミーのマイクロ命令を挿入して、マイク
ロ命令の実行とバスサイクルとの同期をとっていたので
、次のようム問題点があった。
ルを３クロツクに限定し、その間、マイクロプログラム
中に必要数のダミーのマイクロ命令を挿入して、マイク
ロ命令の実行とバスサイクルとの同期をとっていたので
、次のようム問題点があった。
（１） ダミーのマイクロ命令の分だけ制御メモリの
容量が増加する。
容量が増加する。
（２） 外部メモリのメモリアクセス時間に応じてダ
ミーのマイクロ命令を挿入しなければならず、外部メモ
リの種類が限定される。また、このため、汎用かつ高機
能な情報処理装置が構成できない。
ミーのマイクロ命令を挿入しなければならず、外部メモ
リの種類が限定される。また、このため、汎用かつ高機
能な情報処理装置が構成できない。
一方、他の従来例としてマイクロ命令に１ビツトの制御
ピットを設け、このビットが１で、かつバスサイクル中
であれば、ハードウェアでこれを検出してバスサイクル
が終了するまでマイクロ命令の進行を停止するように構
成したものも知られている。
ピットを設け、このビットが１で、かつバスサイクル中
であれば、ハードウェアでこれを検出してバスサイクル
が終了するまでマイクロ命令の進行を停止するように構
成したものも知られている。
しかしながら、この従来例では、外部メモリのアクセス
時間に応じた柔軟な処理が可能であるが、＆ｌＪ ＩＩ
Ｉピットを１またはＯにすることをマイクロ命令中で指
定せねばならず、また、制御メモリの容量が制御ビット
分く語数×制御ピット）増加するという問題があった。
時間に応じた柔軟な処理が可能であるが、＆ｌＪ ＩＩ
Ｉピットを１またはＯにすることをマイクロ命令中で指
定せねばならず、また、制御メモリの容量が制御ビット
分く語数×制御ピット）増加するという問題があった。
。
本発明は上記問題点に鑑みなされたものであり、その目
的は筒中な構成でもつＣ極めて容易にバスサイクルとマ
イクロ命令の実行との同期をとる°ことが可能な情報処
理装置を提供することにある。
的は筒中な構成でもつＣ極めて容易にバスサイクルとマ
イクロ命令の実行との同期をとる°ことが可能な情報処
理装置を提供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために本発明は、マイクロ命令を格
納するメモリと、このメモリから読出され、マイクロ命
令を保持するマイクロ命令レジスタと、このマイクロ命
令レジスタに保持されたマイクロ命令をデコードして装
置各部の制御信号を生成するマイクロ命令デコーダと、
このマイクロ命令レジスタに保持されたマイクロ命令の
内容と、ＶＬＮと外部メモリとの間のバスサイクルの状
態とに基づいてマイクロ命令の無効命令を前記マイクロ
命令デコーダに供給するか、マイクロ命令レジスタに保
持されたマイクロ命令を前記マイクロ命令デコーダに供
給するかを選択する選択手段とを有することを特徴とす
る。
納するメモリと、このメモリから読出され、マイクロ命
令を保持するマイクロ命令レジスタと、このマイクロ命
令レジスタに保持されたマイクロ命令をデコードして装
置各部の制御信号を生成するマイクロ命令デコーダと、
このマイクロ命令レジスタに保持されたマイクロ命令の
内容と、ＶＬＮと外部メモリとの間のバスサイクルの状
態とに基づいてマイクロ命令の無効命令を前記マイクロ
命令デコーダに供給するか、マイクロ命令レジスタに保
持されたマイクロ命令を前記マイクロ命令デコーダに供
給するかを選択する選択手段とを有することを特徴とす
る。
（作用）
本発明では、マイクロ命令の内容及び装置と外部メモリ
との間のバスサイクルの状態に基づいて、バスサイクル
中には、マイクロ命令を無効とする命令が選択されてマ
イクロ命令デコーダに供給される。また、バスサイクル
中でない場合には、マイクロ命令レジスタに保持された
マイクロ命令がマイクロ命令デコーダに供給される。
との間のバスサイクルの状態に基づいて、バスサイクル
中には、マイクロ命令を無効とする命令が選択されてマ
イクロ命令デコーダに供給される。また、バスサイクル
中でない場合には、マイクロ命令レジスタに保持された
マイクロ命令がマイクロ命令デコーダに供給される。
これにより、外部メモリとのバスサイクルとマイクロ命
令との同期を容易にとることが可能となる。
令との同期を容易にとることが可能となる。
（実施例）
第１図は本発明に係る装置の一実施例におけるプログラ
ム制御部のハードウェア構成を示すブロック図である。
ム制御部のハードウェア構成を示すブロック図である。
なお、第５図に示した前記従来例と同一構成部分には同
一符号を付している。
一符号を付している。
制御メモリ１はＲＯＭで構成され、この制せｕメモリ１
にはマイクロ命令が複数個格納されている。
にはマイクロ命令が複数個格納されている。
この制御メモリ１から読み出すべきマイクロ命令のアド
レス指定はマイクロアドレスレジスタ（ＲＡＲ）２によ
り行われている。このアドレスレジスタ２は、クロック
発生回路（図示せず）から供給されるクロック信号が入
力する毎に加算器５により第１セレクタ６を介して“１
″が加算されて、そのアドレスがカウントアツプされる
。
レス指定はマイクロアドレスレジスタ（ＲＡＲ）２によ
り行われている。このアドレスレジスタ２は、クロック
発生回路（図示せず）から供給されるクロック信号が入
力する毎に加算器５により第１セレクタ６を介して“１
″が加算されて、そのアドレスがカウントアツプされる
。
制御メモリ１から出力されるマイクロ命令は第２セレク
タ７を介してマイクロ命令レジスタ３に保持される。こ
の第２セレクタ７は後述する検出回路１０から供給され
るセレクタ制御信号ＳＣが４１０１１のときには、Ｍ御
メモリ１から供給されるマイクロ命令ＭＩａ８選択し、
“１゛′のときには、マイクロ命令レジスタ３に保持さ
れたマイクロ命令Ｍｏｂを選択する。
タ７を介してマイクロ命令レジスタ３に保持される。こ
の第２セレクタ７は後述する検出回路１０から供給され
るセレクタ制御信号ＳＣが４１０１１のときには、Ｍ御
メモリ１から供給されるマイクロ命令ＭＩａ８選択し、
“１゛′のときには、マイクロ命令レジスタ３に保持さ
れたマイクロ命令Ｍｏｂを選択する。
マイクロ命令レジスタ３に保持されたマイク〔１命令は
第３セレクタ８を介してマイクロ命令デコーダ４に供給
されていや。また、マイクロ命令デコーダ４には第３セ
レクタ８を介して固定Ｉａ Ｒ生回路９から出力される
無効のマイクロ命令値（Ｎ○Ｐ命令という）が供給され
るようになっている。
第３セレクタ８を介してマイクロ命令デコーダ４に供給
されていや。また、マイクロ命令デコーダ４には第３セ
レクタ８を介して固定Ｉａ Ｒ生回路９から出力される
無効のマイクロ命令値（Ｎ○Ｐ命令という）が供給され
るようになっている。
つまり、第３セレクタ８は、後述す葛検出回路１０から
出力されるセレクタ制御信号ＳＣが°０″のときにはマ
イクロ命令レジスタ３から供給されるマイクロ命令Ｍｌ
ａを選択し、″“１″のときには固定値発生回路９から
供給されるＮＯＰ命令を選択する。
出力されるセレクタ制御信号ＳＣが°０″のときにはマ
イクロ命令レジスタ３から供給されるマイクロ命令Ｍｌ
ａを選択し、″“１″のときには固定値発生回路９から
供給されるＮＯＰ命令を選択する。
検出回路１０は、マイクロ命令レジスタ３に保持された
マイクロ命令Ｍｌａの一部のフィールド値を部分信号Ｐ
Ｓとして入力するとともに、外部メモリ（図示せず）と
のバスサイクルの状態信号ＢＳを入力して前記各セレク
タ６．７及び８の制御信号ＳＣを生成して出力するもの
である。
マイクロ命令Ｍｌａの一部のフィールド値を部分信号Ｐ
Ｓとして入力するとともに、外部メモリ（図示せず）と
のバスサイクルの状態信号ＢＳを入力して前記各セレク
タ６．７及び８の制御信号ＳＣを生成して出力するもの
である。
上記部分信号ＰＳは、例えばマイクロプログラムのソー
スオペランド部及びディストネーションオペランド部で
ある。また、上記状態信号ＢＳは、リードバスサイクル
中に１′°となる信号ＲＢＵＳＢＳＹ、ライトバスサイ
クル中に゛１パとなる信号ＷＢＵＳＢＳＹ、パスリイク
ルが終了するクロックで°Ｏ″となる信号ＲＥＡＤＹ＃
及びバスサイクルの第１クロツクで“１′°になる信号
ＴＡ等である。
スオペランド部及びディストネーションオペランド部で
ある。また、上記状態信号ＢＳは、リードバスサイクル
中に１′°となる信号ＲＢＵＳＢＳＹ、ライトバスサイ
クル中に゛１パとなる信号ＷＢＵＳＢＳＹ、パスリイク
ルが終了するクロックで°Ｏ″となる信号ＲＥＡＤＹ＃
及びバスサイクルの第１クロツクで“１′°になる信号
ＴＡ等である。
第２図は上記検出回路１０の論理構成を示している。
同図に示すように、マイクロ命令レジスタ３がらの部分
信号ＰＳはデコーダ１１によりデコードされている。
信号ＰＳはデコーダ１１によりデコードされている。
部分信号ＰＳ中のソースオペランドに外部メモリとのデ
ータの入出力レジスタとして使用されるメモリデータレ
ジスタＭＤＲの指定があるときにはデコーダ１１の出力
信号Ｓ’ＭＤＲが１′′となり、アンドゲート１２に供
給される。
ータの入出力レジスタとして使用されるメモリデータレ
ジスタＭＤＲの指定があるときにはデコーダ１１の出力
信号Ｓ’ＭＤＲが１′′となり、アンドゲート１２に供
給される。
一方、部分信号ＰＳ中のアイス１〜ネーシヨンオベラン
ドにメモリデータレジスタＭＤＲの指定があるとぎには
デコーダ１１の出力信号ＤＭＤＲが“１″となり、アン
ドゲート１３に供給される。
ドにメモリデータレジスタＭＤＲの指定があるとぎには
デコーダ１１の出力信号ＤＭＤＲが“１″となり、アン
ドゲート１３に供給される。
前記アンドゲート１２には上記出力信号ＳＭＤＲの他の
上記信号ＲＢＵＳＢＹが供給され、そのアンド出力はア
ンドゲート１４を介してオアゲート１５に供給されてい
る。
上記信号ＲＢＵＳＢＹが供給され、そのアンド出力はア
ンドゲート１４を介してオアゲート１５に供給されてい
る。
一方、前記アンドゲート１３には上記出力信号ＤＭＤＲ
の他に前記信号ＷＢＵＳＢＹ及び信号ＲＥＡＤＹ＃が供
給され、これら３信号のアンド出力は上記オアゲート１
５に供給されている。
の他に前記信号ＷＢＵＳＢＹ及び信号ＲＥＡＤＹ＃が供
給され、これら３信号のアンド出力は上記オアゲート１
５に供給されている。
また、この検出回路１０は１ビツトのフリップ７０ツブ
１６を備え、アンドゲート１４のアンド出力を入力して
出力ＳＭＥをアンドゲート１７に供給するとともに、こ
の出力ＳＭＥをインバータ１８を介して反転して反転信
ＱＳＭＥとしてオフゲート１９に供給する。またアンド
ゲート１７の一方の入力端には、前記状態信号ＴＡをイ
ンバータ２０を介して反転した信号１’Ａが供給され、
そのアンド出力はオアゲート１９に供給されるようにな
っている。
１６を備え、アンドゲート１４のアンド出力を入力して
出力ＳＭＥをアンドゲート１７に供給するとともに、こ
の出力ＳＭＥをインバータ１８を介して反転して反転信
ＱＳＭＥとしてオフゲート１９に供給する。またアンド
ゲート１７の一方の入力端には、前記状態信号ＴＡをイ
ンバータ２０を介して反転した信号１’Ａが供給され、
そのアンド出力はオアゲート１９に供給されるようにな
っている。
以上の構成により、検出回路１０からは以下の〈１）式
、（２）に示すセレクタ制御信号が出力される。
、（２）に示すセレクタ制御信号が出力される。
Ｓ Ｎ ＯＰ ＝ Ｓ Ｍ Ｄ Ｒ−ＲＢ Ｕ Ｓ Ｆ
３ Ｓ Ｙ・（ＳＭＥ＋ＳＭＥ−ＴＡ） ・・・（１
）ＤＮＯＰ＝ＲＥＡＤＹ＃・Ｗ Ｂ Ｕ Ｓ Ｂ Ｓ
Ｙ・ＤＭＤＲ・・・（２） ただし、記号・は論理積、記号子は論理和及び□は否定
を表わす。
３ Ｓ Ｙ・（ＳＭＥ＋ＳＭＥ−ＴＡ） ・・・（１
）ＤＮＯＰ＝ＲＥＡＤＹ＃・Ｗ Ｂ Ｕ Ｓ Ｂ Ｓ
Ｙ・ＤＭＤＲ・・・（２） ただし、記号・は論理積、記号子は論理和及び□は否定
を表わす。
次に、本実施例の作用を第３図のタイミングチャート図
を参照して説明する。
を参照して説明する。
第３図は、リードバスサイクル中、すなわら信＠ ＲＢ
Ｕ Ｓ Ｂ Ｓ Ｙが“１”のときに、マイクロ命令
レジスタ３のマイクロ命令のソースオペランドにメモリ
データレジスタＭＤＲの指定がある場合のマイクロ命令
の実行とリードバスサイクルの同期のタイミングを示し
たものである。
Ｕ Ｓ Ｂ Ｓ Ｙが“１”のときに、マイクロ命令
レジスタ３のマイクロ命令のソースオペランドにメモリ
データレジスタＭＤＲの指定がある場合のマイクロ命令
の実行とリードバスサイクルの同期のタイミングを示し
たものである。
クロックＭＣＬＫ＝２で、信号ＲＢＵＳＢＳＹは１″と
なり、またこのりＯツクＭＣＬＫにより信＠ＴＡは°１
″になり、新たなリードバスサイクルが開始される。
なり、またこのりＯツクＭＣＬＫにより信＠ＴＡは°１
″になり、新たなリードバスサイクルが開始される。
クロックＭＣＬＫ＝３では、リードバスサイクル中でマ
イクロ命令レジスタ３に格納されているマイクロ命令の
ソー゛反オペランドにＭＤＲの指定があるので（ＳＭＤ
Ｒ＝１ ＞ 、かつ前記フリップフロップ１６の出カイ
３号ＳＭＥは°°０″なので、前記第２図及び第（１）
式からセレクタ制御信号ＳＣは５ＮＯＰ−１となる。
イクロ命令レジスタ３に格納されているマイクロ命令の
ソー゛反オペランドにＭＤＲの指定があるので（ＳＭＤ
Ｒ＝１ ＞ 、かつ前記フリップフロップ１６の出カイ
３号ＳＭＥは°°０″なので、前記第２図及び第（１）
式からセレクタ制御信号ＳＣは５ＮＯＰ−１となる。
そして、このセレクタ制御信号ＳＣが供給されると第１
セレクタ６は現在のアドレスデータを保持するように切
換わる。また、第２セレクタ７はマイクロ命令レジスタ
３に格納されでいる現在のマイクロ命令Ｍｌｂを保持す
るように切換ねる。
セレクタ６は現在のアドレスデータを保持するように切
換わる。また、第２セレクタ７はマイクロ命令レジスタ
３に格納されでいる現在のマイクロ命令Ｍｌｂを保持す
るように切換ねる。
ざらに、第３Ｌ７クレタ８は固定値発生回路９からのＮ
ＯＰ命令を選択してマイクロ命令デコーダ４へ供給する
。
ＯＰ命令を選択してマイクロ命令デコーダ４へ供給する
。
クロックＭＣＬＫ−４では、信号５ＮＯＰ＝１によりフ
リップフロップ１６の出力信号ＳＭＦが１′”にセラ１
〜される。クロックＭＣＬＫ−４゜５の間はリードバス
サイクル中であり、この間は信号５ＮＯＰ＝１であるの
で、マイクロ命令デコーダ４にはＮ０Ｐｆ？１令を出力
中ｒある。
リップフロップ１６の出力信号ＳＭＦが１′”にセラ１
〜される。クロックＭＣＬＫ−４゜５の間はリードバス
サイクル中であり、この間は信号５ＮＯＰ＝１であるの
で、マイクロ命令デコーダ４にはＮ０Ｐｆ？１令を出力
中ｒある。
クロックＭＣＬＫ＝６では信号ＲＢＵＳＢＹ−０となり
、リードバスサイクルは終了する。そして、〈１）式か
ら５ＮＯＰ＝Ｏとなるので、各セレクタ６．７及び８は
復帰して元に戻り、マイクロ命令レジスタ３に保持され
たマイクロ命令Ｍｌｌｌがマイクロ命令デコーダ４に供
給される。そして、このマイクロ命令Ｍｌｂが実行され
、外部メモリからメモリデータレジスタＭＤＲに読み込
まれたデータＶａｌｉｄｌがマイクロ命令のディストネ
ーションオペランドで指定されたレジスタに転送される
。
、リードバスサイクルは終了する。そして、〈１）式か
ら５ＮＯＰ＝Ｏとなるので、各セレクタ６．７及び８は
復帰して元に戻り、マイクロ命令レジスタ３に保持され
たマイクロ命令Ｍｌｌｌがマイクロ命令デコーダ４に供
給される。そして、このマイクロ命令Ｍｌｂが実行され
、外部メモリからメモリデータレジスタＭＤＲに読み込
まれたデータＶａｌｉｄｌがマイクロ命令のディストネ
ーションオペランドで指定されたレジスタに転送される
。
クロックＭＣＬＫ＝７では、５ＮＯＰ＝０となっている
ので７リツプ７０ツブ１６がリセットされ、出力ＳＭＥ
は“°０″となる。
ので７リツプ７０ツブ１６がリセットされ、出力ＳＭＥ
は“°０″となる。
り【コックＭＣＬＫ＝８．９では、再びリードバスサイ
クル（ＲＢＬＩＳＢＳＹ＝１ ）中で、かつマイクロ命
令のソースオペランドにメモリデータレジスタＭＤＲの
指定があるので（ＳＭＤＲ＝１ ）、第（１）式により
信号５ＮＯＰ＝１となり、このマイクロ命令はＮＯＰ命
令となる。
クル（ＲＢＬＩＳＢＳＹ＝１ ）中で、かつマイクロ命
令のソースオペランドにメモリデータレジスタＭＤＲの
指定があるので（ＳＭＤＲ＝１ ）、第（１）式により
信号５ＮＯＰ＝１となり、このマイクロ命令はＮＯＰ命
令となる。
クロックＭＣＬＫ−１０では、ＲＢｔＪＳＢＳＹ−１で
あり、リードバスサイクルを継続しているが、ＴＡ＝１
となり新たなリードバスサイクルが開始される。従って
、メモリデータレジスタＭＤＲには、前のリードバスサ
イクルで外部メモリから読込まれたデータＶａｌｉｄ２
がセットされており、この場合、信号ＳＭＥ＝１、ＴＡ
＝１となってセレクタ制御信号５ＮＯＰが０となるので
、マイクロ命令レジスタ３に保持されたマイクロ命令Ｍ
Ｉｂが実行され、メモリデータレジスタＭＤＲ内のデー
タＶａｌｉｄ２はマイクロ命令中のディストネーション
オペランドで指定されたレジスタに転送されることにな
る。
あり、リードバスサイクルを継続しているが、ＴＡ＝１
となり新たなリードバスサイクルが開始される。従って
、メモリデータレジスタＭＤＲには、前のリードバスサ
イクルで外部メモリから読込まれたデータＶａｌｉｄ２
がセットされており、この場合、信号ＳＭＥ＝１、ＴＡ
＝１となってセレクタ制御信号５ＮＯＰが０となるので
、マイクロ命令レジスタ３に保持されたマイクロ命令Ｍ
Ｉｂが実行され、メモリデータレジスタＭＤＲ内のデー
タＶａｌｉｄ２はマイクロ命令中のディストネーション
オペランドで指定されたレジスタに転送されることにな
る。
このように、本実施例では、検出回路１０により、外部
メモリとのバスリ”イクルの状態信号を検出して、バス
サイクル中には、固定値発生回路９から出力されるＮＯ
Ｐ命令を選択してマイクロ命令デコーダ４に供給し、バ
スサイクル中でないときには、マイクロ命令レジスタ３
に保持されたマイクロ命令Ｍｌｂを選択してマイクロ命
令デコーダ４へ供給するようにした。このため、制御メ
モリ１の容量を増大することなく、極めて簡易に非同期
の外部メモリとのバスサイクルとマイクロ命令の実ｔ）
との同期をとることが可能となる。
メモリとのバスリ”イクルの状態信号を検出して、バス
サイクル中には、固定値発生回路９から出力されるＮＯ
Ｐ命令を選択してマイクロ命令デコーダ４に供給し、バ
スサイクル中でないときには、マイクロ命令レジスタ３
に保持されたマイクロ命令Ｍｌｂを選択してマイクロ命
令デコーダ４へ供給するようにした。このため、制御メ
モリ１の容量を増大することなく、極めて簡易に非同期
の外部メモリとのバスサイクルとマイクロ命令の実ｔ）
との同期をとることが可能となる。
第４図は、ライトバスサイクル（ＷＢＬＩＳＢＳＹ−１
）にお（ブるメモリデータレジスタＭＤＲへの古き込み
マイクロ命令（ＤＭＤＲ＝１）の実行タイミングを示す
ものである。
）にお（ブるメモリデータレジスタＭＤＲへの古き込み
マイクロ命令（ＤＭＤＲ＝１）の実行タイミングを示す
ものである。
クロックＭ ＣＬ Ｋ ＝ ３ ｔ″は、ＷＢＵＳＢＳ
Ｙ＝１であり、従って、ライトバスサイクル中であり、
かつマイクロ命令レジスタ３に保持されたマイク０令令
中のディスティネーションオペランドにメモリデータレ
ジスタＭＤＲの指定がある（ Ｄ Ｍ ＤＲ＝１）ので
、第２図及び前記′ｆｊＳ（２＞式により、ＤＮＯＰ＝
１となる。そして、このセレクタ制御信号が各セレクタ
６．７．８に供給され、マイクロ命令デコーダ４には固
定値発生回路９からのＮＯＰ命令が供給されることにな
る。
Ｙ＝１であり、従って、ライトバスサイクル中であり、
かつマイクロ命令レジスタ３に保持されたマイク０令令
中のディスティネーションオペランドにメモリデータレ
ジスタＭＤＲの指定がある（ Ｄ Ｍ ＤＲ＝１）ので
、第２図及び前記′ｆｊＳ（２＞式により、ＤＮＯＰ＝
１となる。そして、このセレクタ制御信号が各セレクタ
６．７．８に供給され、マイクロ命令デコーダ４には固
定値発生回路９からのＮＯＰ命令が供給されることにな
る。
クロックＭＣＬＫ＝４では、バスサイクルは終了（ＲＥ
ＡＤＹ＃＝Ｏ）するので、新たに書き込みデータ（Ｖａ
ｌｉｄ２）をディストネーションオペランドで指定され
るメモリデータレジスタＭＤＲに転送するマイクロ命令
が実行されるのである。
ＡＤＹ＃＝Ｏ）するので、新たに書き込みデータ（Ｖａ
ｌｉｄ２）をディストネーションオペランドで指定され
るメモリデータレジスタＭＤＲに転送するマイクロ命令
が実行されるのである。
このように、本実施例はライトバス奄ナイクル中におい
ても、極めて容易にマイクロ命令との実行の同期をする
ことかできる。
ても、極めて容易にマイクロ命令との実行の同期をする
ことかできる。
［発明の効果］
以上説明したように本発明によれば、外部メモ車な構成
で極めて容易に行うことが可能となる。
で極めて容易に行うことが可能となる。
従って、外部メモリのアクヒス時間に限定されることな
く種々の外部メモリを選択できるので、汎用性に冨んだ
高機能な情報処理装置を構成することができる。
く種々の外部メモリを選択できるので、汎用性に冨んだ
高機能な情報処理装置を構成することができる。
第１図は本発明に係る情報処理装置の一実施例の構成を
示すブロック図、第２図は検出回路の構成を示す論理回
路図、第３図及び第４図はリードバスサイクル及びライ
トバスサイクル中におけるメモリデータレジスタに対す
る読み出し及び書き込みの実行タイミングを示す図、第
５図は従来における情報処理装置の構成を示すブロック
図、第６図は第５図の従来装置のリードバスサイクルに
お＆Ｊるメモリデータレジスタに対する読み出しの実行
タイミングを示す図である。 １・・・制御メモリ ２・・・マイクロアドレスレジスタ ３・・・マイクロ命令レジスタ ４・・・マイクロ命令デコーダー ６．７．８・・・セレクタ ９・・・固定値発生回路 １０・・・検出回路第６
図
示すブロック図、第２図は検出回路の構成を示す論理回
路図、第３図及び第４図はリードバスサイクル及びライ
トバスサイクル中におけるメモリデータレジスタに対す
る読み出し及び書き込みの実行タイミングを示す図、第
５図は従来における情報処理装置の構成を示すブロック
図、第６図は第５図の従来装置のリードバスサイクルに
お＆Ｊるメモリデータレジスタに対する読み出しの実行
タイミングを示す図である。 １・・・制御メモリ ２・・・マイクロアドレスレジスタ ３・・・マイクロ命令レジスタ ４・・・マイクロ命令デコーダー ６．７．８・・・セレクタ ９・・・固定値発生回路 １０・・・検出回路第６
図
Claims (1)
- 【特許請求の範囲】 マイクロ命令を格納するメモリと、 このメモリから読出されるマイクロ命令を保持するマイ
クロ命令レジスタと、 このマイクロ命令レジスタに保持されたマイクロ命令を
デコードして装置各部の制御信号を生成するマイクロ命
令デコーダと、 このマイクロ命令レジスタに保持されたマイクロ命令の
内容と、装置と外部メモリとの間のバスサイクルの状態
とに基づいてマイクロ命令の無効命令を前記マイクロ命
令デコーダに供給するか、マイクロ命令レジスタに保持
されたマイクロ命令を前記マイクロ命令デコーダに供給
するかを選択する選択手段と、 を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047987A JPS63238625A (ja) | 1987-03-26 | 1987-03-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047987A JPS63238625A (ja) | 1987-03-26 | 1987-03-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63238625A true JPS63238625A (ja) | 1988-10-04 |
Family
ID=13432698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7047987A Pending JPS63238625A (ja) | 1987-03-26 | 1987-03-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63238625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255028A (ja) * | 1991-02-06 | 1992-09-10 | Sharp Corp | マイクロプロセッサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177150A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Maikuropuroguramuseigyono hidokishorihoshiki |
| JPS61208127A (ja) * | 1985-03-11 | 1986-09-16 | Nec Corp | マイクロプログラム制御装置 |
-
1987
- 1987-03-26 JP JP7047987A patent/JPS63238625A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177150A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Maikuropuroguramuseigyono hidokishorihoshiki |
| JPS61208127A (ja) * | 1985-03-11 | 1986-09-16 | Nec Corp | マイクロプログラム制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255028A (ja) * | 1991-02-06 | 1992-09-10 | Sharp Corp | マイクロプロセッサ |
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