JPS63240070A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents
絶縁ゲ−ト型電界効果半導体装置Info
- Publication number
- JPS63240070A JPS63240070A JP62075302A JP7530287A JPS63240070A JP S63240070 A JPS63240070 A JP S63240070A JP 62075302 A JP62075302 A JP 62075302A JP 7530287 A JP7530287 A JP 7530287A JP S63240070 A JPS63240070 A JP S63240070A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- source
- out opening
- electrode leading
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果半導体装置（以下、ＭＯ
Ｓ ＦＥＴという）に関し、特にドレイン領域とドレ
イン電極取り出し構造に関する。
Ｓ ＦＥＴという）に関し、特にドレイン領域とドレ
イン電極取り出し構造に関する。
従来のＭＯＳ ＦＥＴの形状は、第３図に示すように
ソース領域１とドレイン領域２及びソース電極取り出し
開口部４と、ドレイン電極取り出し開口部５とがほぼ同
じ面積に形成されている。この場合ゲート３は、ソース
領域１とドレイン領域２との間にチャンネル領域（図示
せず）が設けられ、このチャンネル領域上に絶縁層を介
してその上に設けられている。また、ソース電極開口部
４とドレイン電極開口部５をそれぞれ介してソース電極
６とドレイン電極７とが設けられている。
ソース領域１とドレイン領域２及びソース電極取り出し
開口部４と、ドレイン電極取り出し開口部５とがほぼ同
じ面積に形成されている。この場合ゲート３は、ソース
領域１とドレイン領域２との間にチャンネル領域（図示
せず）が設けられ、このチャンネル領域上に絶縁層を介
してその上に設けられている。また、ソース電極開口部
４とドレイン電極開口部５をそれぞれ介してソース電極
６とドレイン電極７とが設けられている。
上述した従来のＭＯＳ ＦＥＴは、同−設計基準、例
えば、ゲート幅寸法の最小値が規定されている設計基準
において、動作の高速化を計ろうとすれば、トランジス
タのチャンネル幅を長くしてチャンネルコンダクタンス
ｇ、を大きくする必要がある。すなわち、チップサイズ
を大きくして対処しなければならない欠点がある。
えば、ゲート幅寸法の最小値が規定されている設計基準
において、動作の高速化を計ろうとすれば、トランジス
タのチャンネル幅を長くしてチャンネルコンダクタンス
ｇ、を大きくする必要がある。すなわち、チップサイズ
を大きくして対処しなければならない欠点がある。
本発明の目的は、このような欠点を除き、トランジスタ
のＩ−Ｖ特性に影響の少ないドレイン領域及びドレイン
電極取り出し開口面積をソース領域及びソース電極取り
出し開口面積より狭くすることにより、高速動作を可能
としたＭＯＳ ＦＥＴを提供することにある。
のＩ−Ｖ特性に影響の少ないドレイン領域及びドレイン
電極取り出し開口面積をソース領域及びソース電極取り
出し開口面積より狭くすることにより、高速動作を可能
としたＭＯＳ ＦＥＴを提供することにある。
本発明の構成は、半導体基板上の主面側にドレイン領域
およびソース領域が形成され、これらドレイン領域およ
びソース領域の間の前記主面側にチャンネル領域が形成
され、このチャンネル領域上に絶縁層を介してゲート電
極が配設され、前記ドレイン領域およびソース領域上に
、それぞれ開口部を介してドレイン電極及びソース電極
が設けられた絶縁ゲート型電界効果半導体装置において
、前記ドレイン領域内の電極取り出し開口部およびこの
ドレイン領域の面積が前記ソース領域内の電極取り出し
開口部およびこのソース領域の面積より狭く形成された
ことを特徴とする。
およびソース領域が形成され、これらドレイン領域およ
びソース領域の間の前記主面側にチャンネル領域が形成
され、このチャンネル領域上に絶縁層を介してゲート電
極が配設され、前記ドレイン領域およびソース領域上に
、それぞれ開口部を介してドレイン電極及びソース電極
が設けられた絶縁ゲート型電界効果半導体装置において
、前記ドレイン領域内の電極取り出し開口部およびこの
ドレイン領域の面積が前記ソース領域内の電極取り出し
開口部およびこのソース領域の面積より狭く形成された
ことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図である。図において
、１はソース領域、２はドレイン領域、３はゲート、４
はソース電極取り出し開口部、５はドレイン電極取り出
し開口部、６はソース電極、７はドレイン電極を示す。
、１はソース領域、２はドレイン領域、３はゲート、４
はソース電極取り出し開口部、５はドレイン電極取り出
し開口部、６はソース電極、７はドレイン電極を示す。
Ｍ ＯＳ Ｆ Ｅ Ｔのドレイン領域２及びドレイン
電極取り出し開口部５の面積を、ソース領域１及びソー
ス電極取り出し開口面積より狭くすれば、ドレイン領域
２の拡散抵抗とドレイン電極取り出し開口５のコンタク
ト抵抗が増えた分の電圧降下（ΔＶＯＳ）によって、ド
レイン−ソース間電圧■Ｄｓが（Ｖｏｓ−ΔＶＤＳ）に
低下するが、第３図のＩ−Ｖ特性図に示すように、飽和
領域内にあるので、ドレイン電流■Ｄｓには゛とんど影
響することはない。また、ドレイン領域が狭くなること
によって接合容量を少なくすることが出来る。
電極取り出し開口部５の面積を、ソース領域１及びソー
ス電極取り出し開口面積より狭くすれば、ドレイン領域
２の拡散抵抗とドレイン電極取り出し開口５のコンタク
ト抵抗が増えた分の電圧降下（ΔＶＯＳ）によって、ド
レイン−ソース間電圧■Ｄｓが（Ｖｏｓ−ΔＶＤＳ）に
低下するが、第３図のＩ−Ｖ特性図に示すように、飽和
領域内にあるので、ドレイン電流■Ｄｓには゛とんど影
響することはない。また、ドレイン領域が狭くなること
によって接合容量を少なくすることが出来る。
第２図は本発明の第２の実施例の平面図である。
この実施例は、ＭＯＳ ＦＥＴのチャンネル幅を２分
割し、ドレイン領域２及びドレイン電極取り出し開口部
５の面積を、ソース領域１及びソース電極取り出し開口
部４の面積より狭くした形状となっている。
割し、ドレイン領域２及びドレイン電極取り出し開口部
５の面積を、ソース領域１及びソース電極取り出し開口
部４の面積より狭くした形状となっている。
以上説明したように本発明は、同−設計基準でもＭＯＳ
ＦＥＴのドレイン領域及びドレイン電極取り出し開
口部の面積を、ソース領域及びソース電極取り出し開口
部の面積より狭くすることにより、トランジスタの拡散
容量が小さくなり、伝播遅延時間を改善できる。また、
はとんどチャンネルコンダクタンスｇ１に影響なく、集
積度を向上でき、設計の自由度も大きくできるという効
果もある。
ＦＥＴのドレイン領域及びドレイン電極取り出し開
口部の面積を、ソース領域及びソース電極取り出し開口
部の面積より狭くすることにより、トランジスタの拡散
容量が小さくなり、伝播遅延時間を改善できる。また、
はとんどチャンネルコンダクタンスｇ１に影響なく、集
積度を向上でき、設計の自由度も大きくできるという効
果もある。
第１図は本発明の一実施例の平面図、第２図は本発明の
第２の実施例２の平面図、第３図はＭＯＳ ＦＥＴの
Ｉ−Ｖ特性図、第４図は従来のＭＯＳ ＦＥＴの一例
の平面図である。 １・・・ソース領域、２・・・ドレイン領域、３・・・
ゲート、４・・・ソース電極取り出し開口部、５・・・
ドレイン電極取り出し開口部、６・・・ソース電極、７
・・・ドレイン電極。 代理人 弁理士 内 原 晋乙夕 ＼゛°− 第３図
第２の実施例２の平面図、第３図はＭＯＳ ＦＥＴの
Ｉ−Ｖ特性図、第４図は従来のＭＯＳ ＦＥＴの一例
の平面図である。 １・・・ソース領域、２・・・ドレイン領域、３・・・
ゲート、４・・・ソース電極取り出し開口部、５・・・
ドレイン電極取り出し開口部、６・・・ソース電極、７
・・・ドレイン電極。 代理人 弁理士 内 原 晋乙夕 ＼゛°− 第３図
Claims (1)
- 半導体基板上の主面側にドレイン領域およびソース領域
が形成され、これらドレイン領域およびソース領域の間
の前記主面側にチャンネル領域が形成され、このチャン
ネル領域上に絶縁層を介してゲート電極が配設され、前
記ドレイン領域およびソース領域上に、それぞれ開口部
を介してドレイン電極及びソース電極が設けられた絶縁
ゲート型電界効果半導体装置において、前記ドレイン領
域内の電極取り出し開口部およびこのドレイン領域の面
積が前記ソース領域内の電極取り出し開口部およびこの
ソース領域の面積より狭く形成されたことを特徴とする
絶縁ゲート型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075302A JPS63240070A (ja) | 1987-03-27 | 1987-03-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075302A JPS63240070A (ja) | 1987-03-27 | 1987-03-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240070A true JPS63240070A (ja) | 1988-10-05 |
Family
ID=13572320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075302A Pending JPS63240070A (ja) | 1987-03-27 | 1987-03-27 | 絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240070A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｍｏｓトランジスタ |
| JPH05267596A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Ｍｉｓ集積回路装置 |
-
1987
- 1987-03-27 JP JP62075302A patent/JPS63240070A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｍｏｓトランジスタ |
| JPH05267596A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Ｍｉｓ集積回路装置 |
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