JPS632424A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPS632424A JPS632424A JP14539486A JP14539486A JPS632424A JP S632424 A JPS632424 A JP S632424A JP 14539486 A JP14539486 A JP 14539486A JP 14539486 A JP14539486 A JP 14539486A JP S632424 A JPS632424 A JP S632424A
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- JP
- Japan
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- circuit
- bit
- bits
- coincidence
- coincident
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 abstract description 2
- 239000000470 constituent Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一致検出回路に関し、特に一致検出回路の高速
化に関する。
化に関する。
２ビット以上で構成される２つの値の一致検出を行う従
来の排他的論理和を用いた回路を第２図に示す。比較す
べき２つの値Ｘ、 ＹがＸ（ＩＸＩ・・・” ｎ−”ｐ
Ｙｏ Ｙｌ・・・７、−１のｎビットで構成されると
すると、１ビット目のｘｏ ｔ Ｙｏ ２ビット目のｘ
ｌ ｅｙｔｔ３ビット目のｘ２ｅＹｚ・・・ ｎビット
目のＸｎ−１，７ｍ−１をそれぞれビット比較回路１ｏ
、。
来の排他的論理和を用いた回路を第２図に示す。比較す
べき２つの値Ｘ、 ＹがＸ（ＩＸＩ・・・” ｎ−”ｐ
Ｙｏ Ｙｌ・・・７、−１のｎビットで構成されると
すると、１ビット目のｘｏ ｔ Ｙｏ ２ビット目のｘ
ｌ ｅｙｔｔ３ビット目のｘ２ｅＹｚ・・・ ｎビット
目のＸｎ−１，７ｍ−１をそれぞれビット比較回路１ｏ
、。
１１、ｌ宜・・・Ｉ Ｂ −２、１１ｘ−１に入力して
一致検出を行い、そのｎ個の出力をＮＯＲ回路２に入力
してＮＯＲ論理をとって、すべてのビットが一致してい
ればＮＯＲ回路２の出力が論理値″＋ Ｈｎ、１ビット
でも不一致があればＮＯＲ回路２の出力が論理値＠Ｌ″
となることＫより、２つの値Ｘ、 Ｙの一致検出を行っ
ていた。
一致検出を行い、そのｎ個の出力をＮＯＲ回路２に入力
してＮＯＲ論理をとって、すべてのビットが一致してい
ればＮＯＲ回路２の出力が論理値″＋ Ｈｎ、１ビット
でも不一致があればＮＯＲ回路２の出力が論理値＠Ｌ″
となることＫより、２つの値Ｘ、 Ｙの一致検出を行っ
ていた。
上述した従来の一致検出回路は、２つの値Ｘ。
Ｙを構成するビット数が少ないときには有効であるが、
構成するビット数分だけピット比較回路を用意しなけれ
ばならないので、構成ビット数が増大すればそれに比例
して一致検出を行う回路全体を構成する素子数も増大す
るという欠点がある。
構成するビット数分だけピット比較回路を用意しなけれ
ばならないので、構成ビット数が増大すればそれに比例
して一致検出を行う回路全体を構成する素子数も増大す
るという欠点がある。
本発明の一致検出回路は、それぞれ２ビット以上で構成
される２つの値Ｘ、 Ｙの一致検出を行う一致検出回路
において、２つの値Ｘ、 Ｙを構成するビット数をある
一定の少数ビットに分割し、２つの値Ｘ、 Ｙを上位
ビットあるいは下位ビットよシ分割した少数ビットずつ
順次一致検出を行い全ビットを比較することを特徴とす
る。
される２つの値Ｘ、 Ｙの一致検出を行う一致検出回路
において、２つの値Ｘ、 Ｙを構成するビット数をある
一定の少数ビットに分割し、２つの値Ｘ、 Ｙを上位
ビットあるいは下位ビットよシ分割した少数ビットずつ
順次一致検出を行い全ビットを比較することを特徴とす
る。
第１図は本発明の一実施例の等価回路図である。
Ｍ１図の回路は１ビットの比較回路１ｏ、 ｌｘ、１宜
ｙ・・・ｔ １ｍ と、比較結果をまとめるＮＯＲ回路
２と比較結果の保持回路３と、時分割処理回路４および
Ｘ、 Ｙのビット選択回路５，６とから成る。
ｙ・・・ｔ １ｍ と、比較結果をまとめるＮＯＲ回路
２と比較結果の保持回路３と、時分割処理回路４および
Ｘ、 Ｙのビット選択回路５，６とから成る。
例えば、ビット比較回路ｉｏ、 Ｉｔ、 １２−・・ｙ
１！１１を排他的論理和回路、保持回路３をＮＡＮＤ
回路によるＲ、−Ｓフリップフロップ回路、時分割処理
回路４を時分割でのアドレスデコーダとし、４ビットに
分割した場合について、本発明の詳細な説明する。まず
、一致検出を行う前にＲ−Ｓフリップフロップから成る
保持回路３をセットし、状態値を「一致」にしておく。
１！１１を排他的論理和回路、保持回路３をＮＡＮＤ
回路によるＲ、−Ｓフリップフロップ回路、時分割処理
回路４を時分割でのアドレスデコーダとし、４ビットに
分割した場合について、本発明の詳細な説明する。まず
、一致検出を行う前にＲ−Ｓフリップフロップから成る
保持回路３をセットし、状態値を「一致」にしておく。
ここでは一致を論理値”Ｈ”、不一致を論理値＠Ｌ”と
しておく。その後時分割処理回路４の時分割アドレスデ
コーダにより示されるＸ、 Ｙの上位または下位４ビッ
トをそれぞれＸ、 Ｙビット選択回路５，６よシ出力し
、１ビットずつビット比較回路の排他的論理和回路に入
力する。ビット比較回路の排他的論理和回路の出力は一
致のとき論理値”Ｌ”、不一致のとき論理値“Ｈ″でろ
、り、ＮＯＲ回路２により各ビットがそれぞれ一致して
いないとＮＯＲ回路２の出力は論理値”Ｈ″にならず７
Ｌ″になる。この比較結果がＲ−Ｓフリップフロップ回
路からなる保持回路３に入力されると、前回までの比較
結果が一致の場合、保持回路３の出力は一致の論理値″
Ｈ”から不一致の論理値“Ｌ″へと変化する。
しておく。その後時分割処理回路４の時分割アドレスデ
コーダにより示されるＸ、 Ｙの上位または下位４ビッ
トをそれぞれＸ、 Ｙビット選択回路５，６よシ出力し
、１ビットずつビット比較回路の排他的論理和回路に入
力する。ビット比較回路の排他的論理和回路の出力は一
致のとき論理値”Ｌ”、不一致のとき論理値“Ｈ″でろ
、り、ＮＯＲ回路２により各ビットがそれぞれ一致して
いないとＮＯＲ回路２の出力は論理値”Ｈ″にならず７
Ｌ″になる。この比較結果がＲ−Ｓフリップフロップ回
路からなる保持回路３に入力されると、前回までの比較
結果が一致の場合、保持回路３の出力は一致の論理値″
Ｈ”から不一致の論理値“Ｌ″へと変化する。
これを上位または下位ビットの４ビットずつを、時分割
処理回路４により順次一致検出していき、全ビット検出
途中で１ビットでも不一致があれば不一致とする。
処理回路４により順次一致検出していき、全ビット検出
途中で１ビットでも不一致があれば不一致とする。
構成ビット数の多い２つの値の一致検出を、少ない個数
の比較回路に時分割処理回路、データ保持回路を付加し
て行うことによシ全体の素子数が減少するがこれを具体
的に見ていく。例えば６４ビットで構成される２つの値
の一致検出を行う際、従来の回路と本発明による回路と
で比較してみる。
の比較回路に時分割処理回路、データ保持回路を付加し
て行うことによシ全体の素子数が減少するがこれを具体
的に見ていく。例えば６４ビットで構成される２つの値
の一致検出を行う際、従来の回路と本発明による回路と
で比較してみる。
従来の回路では６４個の排他的論理和回路と、その６４
個の出力をまとめるためのゲートが必要であり、排他的
論理和回路が８素子で構成され、まとめるためのゲート
を５人力と４人力Ｎ０Ｒ−ＮＡＮＤ−ＮＯＲの３段講成
とすると、全素子数は６７２素子となる。本発明による
回路では、時分割処理回路を４段の７ツプカウンタとデ
コーダで構成され、カウンタが１６素子で構成されると
し、６４ビットを４ビット８アドレスに分割すると全素
子数は２７２素子となる。また、１２８ビットから構成
される値の一致検出では、同様に４ビット３２アドレス
に分割すると、従来の回路では１３３２素子、本発明に
よる回路では５１２素子となる。
個の出力をまとめるためのゲートが必要であり、排他的
論理和回路が８素子で構成され、まとめるためのゲート
を５人力と４人力Ｎ０Ｒ−ＮＡＮＤ−ＮＯＲの３段講成
とすると、全素子数は６７２素子となる。本発明による
回路では、時分割処理回路を４段の７ツプカウンタとデ
コーダで構成され、カウンタが１６素子で構成されると
し、６４ビットを４ビット８アドレスに分割すると全素
子数は２７２素子となる。また、１２８ビットから構成
される値の一致検出では、同様に４ビット３２アドレス
に分割すると、従来の回路では１３３２素子、本発明に
よる回路では５１２素子となる。
以上説明したように本発明は、構成するビット数をある
一定の少数ビット数に分割するととＫよシ構成ビット数
が増大すればするほど素子数を低減でき高集積化に効果
がある。
一定の少数ビット数に分割するととＫよシ構成ビット数
が増大すればするほど素子数を低減でき高集積化に効果
がある。
第１図は本発明の一実施例の一致検出回路の等価回路図
、第２図は従来の一致検出回路の等価回路図である。 ｌｅｅ １ｔ＋ ｌａｗ・・・ｔ １ｎｌ＋ Ｉｎ−Ｉ
ｔ Ｉｎ−２・・・・・・ビット比較回路、２・・・・
・・ＮＯＲ回路、３・・・・・・保持回路、４・・・・
・・時分割処理回路、５・・・・・・Ｘのビット選択回
路、６・・・・・・Ｙのビット選択回路。 ′ｆｉ’ｚ口
、第２図は従来の一致検出回路の等価回路図である。 ｌｅｅ １ｔ＋ ｌａｗ・・・ｔ １ｎｌ＋ Ｉｎ−Ｉ
ｔ Ｉｎ−２・・・・・・ビット比較回路、２・・・・
・・ＮＯＲ回路、３・・・・・・保持回路、４・・・・
・・時分割処理回路、５・・・・・・Ｘのビット選択回
路、６・・・・・・Ｙのビット選択回路。 ′ｆｉ’ｚ口
Claims (1)
- それぞれ２ビット以上で構成される２つの値Ｘ、Ｙの一
致検出を行う一致検出回路において、２つの値Ｘ、Ｙを
構成するビット数をある一定の少数ビットに分割し、２
つの値Ｘ、Ｙを上位ビットあるいは下位ビットより分割
した少数ビットずつ順次一致検出を行い全ビットを比較
することを特徴とする一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14539486A JPS632424A (ja) | 1986-06-20 | 1986-06-20 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14539486A JPS632424A (ja) | 1986-06-20 | 1986-06-20 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632424A true JPS632424A (ja) | 1988-01-07 |
Family
ID=15384244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14539486A Pending JPS632424A (ja) | 1986-06-20 | 1986-06-20 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632424A (ja) |
-
1986
- 1986-06-20 JP JP14539486A patent/JPS632424A/ja active Pending
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