JPS6324320A

JPS6324320A - 印字制御装置

Info

Publication number: JPS6324320A
Application number: JP61155850A
Authority: JP
Inventors: Kozo Sato; 耕造佐藤
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1986-07-02
Filing date: 1986-07-02
Publication date: 1988-02-01
Anticipated expiration: 2011-02-14
Also published as: JPH0814784B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、プリンタ装置に係り、特に画像信号データを
記憶するフレームメモリを有する印字制御装置に関する
。

（従　来　技　術〕プリンタは、用紙に文字を印字するための出力装置であ
り、通常印字するだめの文字情報を電子計算機や記録媒
体から受は取り、プリンタ内部で印字データに変換し出
力用紙に印字している。第４図は従来の印字制御装置の
回路ブロック図である。同図において、図示しないホス
トコンピュータ等からプリンタ内へ文字コード及び特徴
データ等が送られてくる。この中でコードデータは主制
御部の制御に従って図示しないコードバッファを介して
文字バタヘーン発生部１へ入力し、特徴データは図示し
ないパラメータバッファを介して文字パターン発生部１
へ入力する。コードデータは文字パターン発生部１内の
シリアルデータ発生部２及びキャラクタジェネレータＲ
ＯＭ　３により、パターンに変換されてビットシフト回
路４へ出力される。ビットシフト回路４はＡＮＤゲート
５、シフトレジスタ６、ビットシフト制？Ｉｎ　回路７
、フレームメモリ書込制御回路８で構成されており、上
述のドツトパターンデータは１ビット毎に後述するデー
タイネーブル（Ｄ　Ｅ　Ｎ）信号と共りこアント′ゲー
ト５に入力する。入力したシリアルデータ（ドツトパタ
ーンデータ）は、例えばデータイネ−プル信号が“高レ
ベル”の時のみ有効であり、“低レベル”の時、無効で
ある。アンドゲート５により、入力シリアルデータはデ
ータ・イネーブル信号（ＤＥＮ信号）と論理積をとられ
シフトレジスタ６に出力される。

ビットシフト制御回路７は、前述の主制御部から出力さ
れるクロック信号（ＣＬ　Ｋ）に同期してシフト　（Ｓ
ＨＩＦＴ）信号をシフトレジスタ６へ出力する。シフト
レジスタ６はシフト信号に応じてビットシフトを行い書
込データを作成する。ピントシフト制御回路７は、シフ
トレジスタ６に書込データがそろった時点で、フレーム
メモリ書込み制御回路８に対してセノトリクエス）　（
ＳＥＴＲＥＱ）信号を送る。フレームメモリ書込み制御
回路８はこのセントリクエスト信号が供給されるとフレ
ームメモリ部９へ書込アドレスと書込み要求信号を送り
フレームメモリ９へ書込データの書込みを実行する。

一方、前記シリアルデータの入力が所定ビット数終了し
た時点でまだ書込みデータが全てそるっていない場合は
、前述のデータ・イネーブル信号（ＤＥＮ信号）が文字
サイズ制御回路１０から入力し、シフトレジスタ６への
シリアルデータの入力を無効にする。そして、クロック
信号とシフト信号とによりシフトレジスタ６に空白ドツ
トデータがそろうまでシフト動作を続ける。フレームメ
モリ部９へのデータの書込みは図示しないＯＲ回路によ
りフレームメモリ内部データと書込データ論理和が行わ
れ、重ね書きされる。フレームメモリ部９にデータを重
ね書きする場合、書込データが空白データであればフレ
ームメモリのデータは変化しない。このようにしてフレ
ームメモリ９には順次１ペ一ジ分のドツトパターンデー
タが書込まれ、このようにして書込まれた１ペ一ジ分の
データは主制御部の制御に従って図示しない印字部へ出
力され実際の用紙に印字される。

〔従来技術の問題点〕

しかしながら、上述のような従来の印字制御装置におい
ては、シフトレジスタ６に入力する黒印字データ（及び
空白データ）をビットシフトし、所定のパラレルデータ
（書込みデータ）に変換してセントリクエスト信号によ
って、全てフレームメモリ部９にデータを書込んでいる
。

従って、各リクエスト信号毎に黒印字データ及び空白デ
ータの有無に関係なくフレームメモリ部９のアドレスを
指定し、書込みデータを書込むためフレームメモリ部９
のアクセス時間、データ書込み時間等に時間を要し、デ
ータの処理時間が長かった。

〔発明の目的〕

本発明は上記従来の欠点に鑑み、書込みデータの中にド
ツトデータが存在するか否かを検出し、ドツトデータが
存在しなければ、所定ビットの書込みを省略することに
より、データ処理時間の短縮を図ることを可能にした印
字側：１ｆｌ　ｇ置を提供することを目的とする。

〔発明の要点〕

本発明は上記目的を達成するために、１ビット毎に画像
データが入力し該画像データの所定量毎に黒印字データ
が含まれていないことを検知する黒印字データ検知手段
と、前記黒印字データ検知手段で検知された検知信号に
従って前記画像データが記憶される記憶手段に前記所定
量の画像データが書込まれることを省略する書込み省略
手段とを有することを特徴とする。

〔発明の実施例〕

以下本発明の実施例について図面を参照しながら詳述す
る。

第２図は本実施例の印字制御装置を含むシステム全体の
回路ブロック図である。同図において、ホストコンピュ
ータ等のホスト（ＨＯ３Ｔ）ａ器からプリンタ内受信バ
ッファ１２へ例えば印字すべき用紙１ペ一ジ分のデータ
が文字コードの形態で人力する。また、文字コードの他
に文字種、改行、文字サイズ等の特徴データも受信ハソ
ファＸ２へ入力する。文字コード及び特徴データは、こ
れらの文字コード及び特徴データは主制御部１３によっ
て入力制御され、文字コードはコードバッファ１４に格
納され、特徴データは主制御部１３内の変ｊＩＡＲＯＭ
に従って本印字制御装置の制御パラメータに変換された
後パラメータバッファ１５に格納される。コードバッフ
ァ１４に格納された文字コードは主制御部１３の制御に
従って１文字コード毎に文字パターン発生部１６へ出力
される。

文字パターン発生部１６は第１図に示す様にシリアルデ
ータ発生部１７、ＣＧ−ＲＯＭ　（以下、ＣＧで示す）
１８、文字サイズ制御回路１９、ビットシフト回路２０
で構成されている。上述の１文字コード毎出力された文
字コードはシリアルデータ発生部１７へ出力され、シリ
アルデータ発生部１７では入力する文字コードをＣＧ１
８へ読出す。ＣＧ１８は多数の文字コードに対応する文
字パターンデータを記憶しており、入力する文字コード
に対応するドツトパターンデータをシリアルデータ発生
部１７へ出力する。シリアルデータ発生部１７は、さら
に変換されたドツトパターンデータを主制御部１３から
シリアルデータ発生部１７へ出力されるクロック信号に
同期して１ビット毎にピントシフト回路２０へ出力する
。

ビットシフト回路２０は、ＡＮＤゲート２１、空白デー
タ検知回路２２、シフトレジスタ２３ａ、レジスタ２３
ｂ、ビットシフト制御回路２４、フレームメモリ制御回
路２５で構成されている。上述のシリアルデータ発生部
１７から出力された１ビット毎のシリアルデータはＡＮ
Ｄゲート２１へ出力される。ＡＮＤゲート２１では、後
述する文字サイズ制御回路１９からＤＥＮ信号が例えば
ハイ信号として入力している時のみ空白データ検知回路
２２、シフトレジスタ２３ａへ、上述のシリアルデータ
を出力する。

シフトレジスタ２３ａは、シリアルデータ　（ＳＤ）を
主制御部１３から送られてくるクロック信号（ＣＬ　Ｋ
）に同期して１ビット単位で入力し、順次１６ビットの
パラレル形態の書込データに変換する。また、シフトレ
ジスタ２３ａの１６ビットのパラレルデータは後述する
リクエスト信号に同期してレジスタ２３ｂへ出力される
。

一方、上述の空白データ検知回路２２は第３図に示す具
体的回路で構成されている。同図において上述のシリア
ルデータは後述するシフト信号と共にＡ　Ｎ　Ｄゲート
Ｇ＋へ入力する。そして、例えばシフト信号が“高レベ
ル”の時、上述のシリアルデータはＡＮＤゲートＧ、か
らフリップフロップ２６の端子に入力し、クロック信号
に同期してフリップフロップ２６のＱ端子からハイ信号
を出力し、このハイ信号をＯＲアゲ−”Ｇｚへ入力する
。

ＯＲゲートＧ２とＡＮＤゲートＧ３は記憶回路を形成し
ており、後述するビットシフト制御回路、２４から人力
するクリア信号（ＣＬＲ）が例えば“高レベル”の時、
フリップフロップ２６のＱ端子の“高レベル”出力は、
維持される。つまり、入力する所定ビット（１６ビット
）のシリアルデータの中に“１”信号（黒印字データ）
が含まれていればＡＮＤゲートＧ３の出力は“高レベル
”のまま保持される。ＡＮＤゲートＧ３のこの出力信号
はドツト検出信号として後述するフレームメモリ書込み
制御回路２５へ出力される。また、上述のＡＮＤゲート
Ｇ３の出力はＡＮＤゲートＧ４ヘインハータを介して出
力され、インバータを介して同じＡＮＤゲートＧ４へ人
力するデータイネーブル（ＤＥＮ）信号、インバータＧ
５を介して入力するシフト信号に従って後に詳しく詳述
するシフト中止要求信号としてビットシフト制′４１■
回路２４へ出力される。

一方、ビットシフト制御回路２４は、上述のシフト信号
、クリア信号、セントリクエスト信号、及び文字サイズ
制御回路１９へ制御信号Ｃを出力する回路である。また
、ビットシフト制御回路２４へはクロック信号、ＤＥＮ
信号、シフト中止信号、及びフレームメモリ書込み制御
回路２５から制御信号Ａが入力しており、ビットシフト
制御回路２４では、人力するクロック信号を基に計数を
行い、上述のシフト中止要求信号が入力しない場合には
、クロック信号に同期してシフト信号を上述の空白デー
タ検知回路２２のＡＮＤゲートＧ１及びインバータｃｓ
　、シフトレジスタ２３ａ、シリアルデータ発生部１７
へ出力し、シフトレジスタ２３ａへ書込むべき１ワード
１６ビットのシリアルデータに対応して、クロック信号
が１６パルス入力するとセントリクエスト信号をフレー
ムメモリ書込み制御回路２５、レジスタ２３ｂへ出力す
る。

また、シフト中止要求信号が入力した場合は、シフト信
号を上述の空白データ検知回路２２のＡ　ＮＤゲートＧ
Ｉ、シリアルデータ発生部１７、シフトレジスタ２３ａ
へ出力することを中止すると同時にセントリクエスト信
号をフレームメモリ♂込制御回路２５、及びレジスタ２
３ｂへ出力する。

またクリア信号は、上述のリクエスト信号が出力された
餞、所定時間後入力する制御信号Ａが入力すると空白デ
ータ検知回路２２のＡＮＤゲー）Ｇ３、シフトレジスタ
２３ａへ出力される。

フレームメモリ書込制御回路２５は、前述の空白データ
検知回路２２のＡＮＤゲートＧ３からのドツト検出信号
を入力し、ビットシフト制御回路２４からセントリクエ
スト信号を入力し、主制御部１３からフレームメモリ部
２７ヘデータを書込むアドレスの初期値等が入力する。

フレームメモリ書込制御回路２５では、セントリクエス
ト信号が入力した時、ドツト検出信号が入力していれば
クロック信号に同期して書込み要求信号をフレームメモ
リ部２７へ出力する。また、この書込み要求信号はフレ
ームメモリ部２７で、例えば前のデータの書込みが終了
している時出力される制御信号Ｂを確認した後出力され
る。また、フレームメモリ書込制御回路２５は書込み要
求信号出力後、書込アドレスデータをフレームメモリ部
２７へ出力し、さらにその後制御信号Ａをビットシフト
制御回路２４へ出力する。

一方、文字サイズ制御回路１９には、主制御部１３の制
御に従って、パラメータバッファ１５から文字サイズの
データが入力し、ビットシフト制御回路２４から制御信
号（レディ信号）Ｃが入力する。上述の文字サイズのデ
ータは、フレームメモリ部２７に書込むべき文字サイズ
を指定するデータであり、前述のシリアルデータ発生部
へ入力する。例えば、この文字サイズのデータは縦２４
ドツト、横２４ドツト又は縦３２ドツト、横３２ドツト
等のドツト単位の文字を構成する縦、横のデータである
。そして、ビットシフト制御回路２４から制御信号Ｃが
入力しない間はクロック信号が１６パルス（１ワ一ド分
）人力すると制御信号Ｅをシリアルデータ発生部１７へ
出力し、シリアルデータ発生部１７から前述の様にドツ
トパターンデータに変換された文字データの中の新たな
１ワ一ド分をＡＮＤゲート２１へ出力させる。また、ビ
ットシフト制御回路２４から制御信号Ｃが入力した時は
クロック信号を１６パルスカウントすることなく制御信
号Ｅをシリアルデータ発生部１７へ出力し、シリアルデ
ータ発生部１７から前述と同様、ド・ントパターンデー
タに変換された文字データの中の新たな１ワ一ド分をＡ
ＮＤゲート２１へ出力させる。

また、例えば文字サイズが縦２４ドツト×横２４ドツト
の場合、上述のように１６ドツト　（１ワード）で横２
４ド・ノドを分割すると１６ドソト＋８ド・ノドとなる
。したがって、最初の１６ドツトをカウントした後、次
のワードの１６ドノトの後８ド・ノドは空白データとな
る。この時にはＤＥＮ信号がクロック信号に同期して、
前述のＡＮＤゲート２１、ビットシフト制御回路２４、
空白データ検知回路２２のＡＮＤゲートＧ４へ出力され
る。

記載は前後するが、フレームメモリ部２７は図示しない
印字用紙への印字領域と対応するメモリ領域で構成され
ており、前述の書込み要求信号がフレームメモリ書込制
御回路２５から入力し、書込アドレスが指定されると、
レジスタ２３ｂから１６ビット（１ワード）の書込みデ
ータを人力し指定されたアドレスへデータ（パターンデ
ータ）を書込む。

以上のような回路構成の本実施例の印字制御装置におい
て、以下にその動作説明を行う。

まｆ、図示しないホストコンピュータから入力するコー
ドデータは、図示しない受信バッファを介して、シリア
ルデータ発生部１７に入力され、そこでドツトパターン
に変換される。さらにドツトパターンデータがシリアル
にアンドゲート２１へ入力する。アンドゲート２１では
同時に印字データが有効データである時出力されるイネ
ーブル信号が入力している時、空白データ検知回路２２
内のアントゲ−）　Ｇ　＋へ印字データを出力する。

また、シフトレジスタ２３ａへもシリアルデータは供給
され、ビットシフト基ｉ’［１１回路２４からのシフト
信号によってＡＮＤゲートＣ＋及びシフトレジスタ２３
ａへ人力したシリアルデータは順次シフトされる。この
間、ビットシフト制御回路２４は、シフト中止要求信号
が入力していないか調べる。即ち、第３図のＡＮＤゲー
トＧ４から後述する場合に出力される信号が所定ビット
（１６ビノト）中に入力しなければ、ビットシフト制御
回路２４は、シフトレジスタ２３ａによる１６ビノトの
書込データの作成が終了した時点でシフト信号（ＳＨＩ
ＦＴ）を例えば“低レベル”とし、シリアルデータ発生
部１７からのシリアルデータの人力を中断させ、セント
リクエスト信号を例えば″゛低レベル”から°高レベル
”にしてフレームメモリ書込制御回路２５へ加える。セ
ットリクエスト信号が加わるとフレームメモリ書込制御
回路２５は、制御信号Ａを例えばハイレベルとし、さら
に、前述のドツト検出信号を調べ、例えばドツトが検出
されていれば（高レベル）フレームメモリ部２７へ書込
要求信号を出力する。書込要求信号が加わると、フレー
ムメモリ部２７では、制御信号Ｂを例えばハイ信号にし
、フレームメモリ書込み制御回路２５からフレームメモ
リ部内の該当アドレスに書込データを重ね書きする。フ
レームメモリ部２７内の該当アドレスへの書込データの
格納が終了すると、フレームメモリ部２７では制御信号
Ｂを例えばローレベルとし、フレームメモリ部２７への
書込データの書込みが終了したことをフレームメモリ書
込制御回路２５に対して知らせる。

制御（Ｓ　％　Ｂがローレベルになると、フレームメモ
リ書込制御回路２５では書込アドレスを更新したのち制
御信号Ａを同しくローレベルにして次のセントリクエス
ト信号を待つ。一方、セントリクエスト信号が加わった
時に、ドツト検出信号が検出されなければ（低レベル）
フレームメモリ部２７への書込要求は出力せず、書込ア
ドレスを更新したのち制御信号Ａを直ちにローレベルと
して次のセットリクエスト信号を待つ。つまりシフトの
途中でＤ　Ｅ　Ｎ信号が例えば低レベルになり、かつ、
書込データ中に印字ドツトが含まれていない場合、空白
データ検知回路２２はシフト中止要求を出力する。シフ
ト中止要求が加わると、ビットシフト制御回路はシフト
を中止してセントリクエスト信号を出力する。このとき
に、上述の様に制御信号Ａがハイレベルであれば、ロー
レベルになるまでセントリクエスト信号を出力しないで
待機する。

セントリクエスト信号を出力した後に、ビットシフト制
御回路２４は次の動作に移る。すなわち、ＤＥＮ信号が
低レベルであるので、制御信号Ｃを例えばローレベル（
ＲＥＡＤＹ）にしてＤＥＮ（８号が例えば高レベルにな
るのを待つ。

ＤＥＮ信号は前述の様に、文字サイズ制御回路１９によ
って空白データとなるべき１ワード中の残りのビットに
対応して出力される信号である。

文字サイズ制御回路１９では制御信号Ｃがレディ状態と
なり、しかもＤＥＮ信号が低レベルの時、制御信号Ｅを
出力し、シリアルデータ発生部１７の１ワードのシリア
ルデータの入力を指示する。

即ち、１６ビノトの書込データ作成途中でデータ・イネ
ーブル信号（ＤＥＮ信号）が低レベルとなった時、その
時点までの書込データ内に印字ドツトが含まれていれば
、シフトを所定ビット数続行した後、フレームメモリ部
２７ヘデータを書込み、印字ドツトが含まれていなけれ
ばフレームメモリ部２７へのデータの書込みを行わない
。従って、この処理によれば書込データ内に印字ドツト
が含まれていなければ、残りの書込みデータの作成を中
止し、フレームメモリ部２７への書込みも省略し次の処
理に移行し、制御信号Ｃ（レディ信号）を出力して新し
い１ワードのシリアルデータをシリアルデータ発生部Ｉ
７から出力する。以上のようにシフト中止要求が入力し
でいる時、制御信号Ｃ（レディ信号）を出力し、順次Ｅ
信号をシリアルデータ発生部１７へ出力することにより
、従来よりも文字コードの処理速度が増す。

さらに、シリアルデータ内に空白データが存在しない場
合には空白データ検知回路２２内のフリップフロップ２
６ではシリアルデータ内に印字ドフトが含まれていない
か常にチェックし、印字信号が１つも含まれていなけれ
ばドツト検出信号がフレームメモリ書き込み制御回路２
５へ出力することはない。フレームメモリ書込制御回路
２５では所定ビットクロックをカウントした時点でこれ
を確認し、「ドツト検出せず」であればフレームメモリ
部２７への書込要求信号を出さず、ビットシフト制御回
路を介してレディ信号を文字サイズ制御部１９へ出力す
る。以後の処理は上述と同様であり、この場合にもフレ
ームメモリ部２７への全体の書込みは速度を増すことが
できる。

尚、以上のようにして高速でフレームメモリ部２７へ書
込まれたパターンデータは主制御部１３の制御に従って
、ビデオ信号制御部３０を介して印字部３１へ送出され
る。

〔発明の効果〕

以上、詳細に説明したように本発明によれば、空白デー
タのフレームメモリへの書込みを省略することにより、
フレームメモリへのアクセス回数を減少することができ
る。また、ピントシフトによる書込データ作成の途中で
、最終的な書込みデータが空白データになることを検知
した場合は、それ以後のビットシフトによる書込みデー
タへの変換を中止することができる。従って、データ処
理時間を短縮することができる。

【図面の簡単な説明】第１図は、本発明の印字制御装置の回路ブロック図、第２図は、本実施例の印字制御回路を含むシステム構成
図、第３図は、空白データ検知回路の詳細な回路図、第４図
は、従来の印字制御回路等の回路ブロック図である。２２・・・空白データ検知回路、２３ａ・・・シフトレジスタ、２３ｂ・・・レジスタ、２４・・・ビットシフト制御回路、２５・・・フレームメモリ書込制御回路。

Claims

【特許請求の範囲】

１ビット毎に画像データが入力し該画像データの所定量
毎に黒印字データが含まれていないことを検知する黒印
字データ検知手段と、前記黒印字データ検知手段で検知
された検知信号に従って前記画像データが記憶される記
憶手段に前記所定量の画像データが書込まれることを省
略する書込み省略手段とを有することを特徴とする印字
制御装置。