JPS63245705A - Ｉｃのメモリ−バツクアツプ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、車両用電子制御回路等に使用されるＩＣのメ
モリー（ＲＡＭ）に記憶されたデータを保持するための
バックアップ装置に関する。

〈従来の技術〉 この種の従来装置としては例えば第３図に示されるよう
なものがある（実開昭５９−１３４８２８号等参照）。

このものの動作を説明すると、メインスイッチ１をＯＮ
すると該メインスイッチ１を介してバッテリ２に接続さ
れたメイン電源（安定化電源）３の出力電圧の上昇を検
出する電圧検出回路（図示せず）により電圧がＩＣ４内
蔵のＣＰＵ４Ａが正常動作する値■、よ□達した後所定
時間経過してからパワーオンリセット信号がリセット端
子ＲＥＳＩ下に出力される。これによりトランジスタ５
゜６が順次ＯＮとされ、ＩＣ４の電源電圧入力端子Ｉｖ
への供給電源がバックアップ電源７からメイン電源３に
切り換えられる。

〈発明が解決しようとする問題点〉 ところで上記ＩＣに発振回路８を接続したものでは、発
振回路８動作用の端子５ＴＢＹをメイン電源６に接続す
ると以下のような問題を生じる。

即ち、メインスイッチ１のＯＮ操作後、前記パワーオン
リセット信号が出力される前に発振回路動作用端子５Ｔ
ＢＹに印加されるメイン電源３の電圧が発振可能レベル
に達し、発振回路８が発振を開始する。

ところが、発振を開始してから、パワーオンリセット信
号が出力されるまでの間は、ＩＣ４はバックアップ電源
７から電力を供給されており、発振回路８の消費電流は
、バックアップ電源７からの供給可能な電流値を上回る
ためＲＡＭ４Ｂへの電流供給が断たれてしまい、ＲＡＭ
４Ｂの記憶データを保持できなくなる。

本発明は、このような従来の問題点に着目してなされた
もので、発振回路を接続したＩＣに対しても発振回路の
作動開始を遅らせることなく、かつ、ＣＰＵを正常動作
させた上でＲＡＭの記憶データを保持できるようにした
ＩＣのメモリバックアップ装置を提供することを目的と
する。

〈問題点を解決するための手段〉 このため本発明はＣＰＵとＲＡＭとを内蔵し発振回路を
接続したＩＣにメイン電源ＯＦＦ後バックアップ電源か
らの電圧を供給して前記ＲＡＭの記憶データを保持する
ＩＣのメモリーバックアップ装置において、前記メイン
電源のＯＮ操作後の電圧が前記発振回路を発振可能とす
る所定値以上となったときに前記ＩＣへの供給電源を前
記バックアップ電源からメイン電源に切り換える電源切
換回路と、前記メイン電源の電圧供給開始に同期してＩ
ｃの発振回路を作動させる発振回路制御回路と、発振回
路の発振動作が安定するまで前記ＣＰＵの動作開始を遅
らせるパワーオンリセット回路とを備えて構成する。

〈実施例〉 以下本発明の実施例を図に基づいて説明する。

一実施例を示す第１図において、第３図に示した従来例
と同一の構成部分については同一符号を付し、説明を省
略する。

メイン電源３の出力端子には、電圧検出回路１０が接続
される。

電圧検出回路１０は、メイン電源３の出力電圧Ｖｃｃが
メインスイッチ１のＯＮＮ操作光発振回路８発振可能と
なる電圧Ｖ。Ｃに達すると、出力がＬレベルからＨレベ
ルに切り換わるようになっている。

前記電圧検出回路１０の出力端子はＩＣ４の発振回路動
作用の端子子Ｔ丁Ｖ及び後述するパワーオンリセット回
路１１に接続されると共に、抵抗を介してトランジスタ
５のベース端子に接続される。

前記パワーオンリセット回路１１は、前記電圧検出回路
１０の出力がＨレベルとなってから発振回路８の発振動
作が安定する所定時間経過後にＩＣ４のリセット端子Ｒ
ＥＳＥＴがＬレベルである間は動作を停止され、Ｈレベ
ルに切り換わってから動作を開始するようになっている
。

かかる構成からなる実施例の一連の動作を各部動作を示
した第２図を参照して説明する。

メインスイッチ１をＯＮ操作することによりメイン電源
３の出力電圧Ｖｃｃが上昇し、発振回路８が発振可能電
圧ＶＱＣに達すると、電圧検出回路１０の出力がＬレベ
ルからＨレベルに切り換わる。

これによりトランジスタ５．６が順次ＯＮとなってＩＣ
４の電源電圧入力端子１ｖにメイン電源３の出力電圧Ｖ
ＣＣが入力されると共に、５ＴＢＹ端子がＬレベルから
Ｈレベルに切り換えられるため、発振回路８が発振を開
始する。

このように発振回路８の動作開始と共にＩＣ４の供給電
源がメイン電源３に切り換えられるため、十分な電圧を
確保でき、ＩＣ４に内蔵されたＲＡＭ４Ｂに記憶された
データを保持できる。

一方、パワーオンリセット回路１１は、前記電圧検出回
路１０の出力がＨレベルとなってから所定時間経過後に
出力レベルをＬレベルからＨレベルに切り換える。尚、
電圧検出回路１０の出力レベルがＬレベルになったとき
は、パワーオンリセット回路１１の出力レベルは速やか
にＬレベルに立ち下がるようになっている。

このようにして発振回路８が発振動作を開始してから発
振が安定する所定時間までの間はＣＰＵ４Ａの動作開始
を停止し、発振が安定してからＣＰＵ４Ａの動作を開始
させるため、正常な動作を行うことができる。

尚、本実施例において電圧検出回路１０及びトランジス
タ５．６が電源切換回路を構成する。

〈発明の効果〉 以上説明したように、本発明によれば、発振回路を接続
したＩＣにおいて、発振動作開始に同期してＩＣへの供
給電源をメイン電源に切り換えるようにしたため、ＲＡ
Ｍの記憶データを保持でき、ＣＰＵ動作開始は発振が安
定してから行うようにしているため、正常動作を行える
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は同
上実施例の作動状態を示すタイムチャート、第３図は従
来例を示す回路図、第４図は同上従来例の作動状態を示
すタイムチャートである。 １・・・メインスイッチ　　３・・・メイン電源４・・
・ＩＣ４Ａ・・・ＣＰＵ　　　４Ｂ・・・ＲＡＭ５．６
・・・トランジスタ　　７・・・バックアップ電源８・
・・発振回路　　１０・・・電圧検出回路　　１１・・
・パワーオンリセット回路

Claims (1)

【特許請求の範囲】
1. ＣＰＵとＲＡＭとを内蔵し発振回路を接続したＩＣにメ
   イン電源ＯＦＦ後バックアップ電源からの電圧を供給し
   て前記ＲＡＭの記憶データを保持するＩＣのメモリーバ
   ックアップ装置において、前記メイン電源のＯＮ操作後
   の電圧が前記発振回路を発振可能とする所定値以上とな
   ったときに前記ＩＣへの供給電源を前記バックアップ電
   源からメイン電源に切り換える電源切換回路と、前記メ
   イン電源の電圧供給開始に同期してＩＣの発振回路を作
   動させる発振回路制御回路と、発振回路の発振動作が安
   定するまで前記ＣＰＵの動作開始を遅らせるパワーオン
   リセット回路とを備えて構成したをことを特徴とするＩ
   Ｃのメモリーバックアップ装置。