JPH03268632A - 回線制御信号送出方式 - Google Patents
回線制御信号送出方式Info
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- JPH03268632A JPH03268632A JP6723390A JP6723390A JPH03268632A JP H03268632 A JPH03268632 A JP H03268632A JP 6723390 A JP6723390 A JP 6723390A JP 6723390 A JP6723390 A JP 6723390A JP H03268632 A JPH03268632 A JP H03268632A
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- 230000008054 signal transmission Effects 0.000 title description 2
- 238000000034 method Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、通信装置に関し、特に演算回路で算出した回
線制御信号を回線データに多重化して送出する回線制御
信号送出方式に関するものである。
線制御信号を回線データに多重化して送出する回線制御
信号送出方式に関するものである。
従来の通信装置では、第２図で示すように、多重化回路
２２が回線制御信号２Ｂを、回線データ送出回路２０を
介して入力した回線データ２１に多重化し、多重化デー
タ２３として送出していた。すなわち、演算回路２４が
算出した回線制御信号をバス（アドレスバス２５．デー
タバス２６）を介してパラレルデータとして回線制御信
号送出回路２７に送出し、回線制御信号送出回路２７が
一時的にラッチし、う・７チされた信号を多重化回路２
２がタイミングパルス（タイミング信号２９）により、
シリアルデータとして取り込んでいた。そして回線デー
タの中に回線制御信号を多重化して、多重化回路２２か
ら送出していた。
２２が回線制御信号２Ｂを、回線データ送出回路２０を
介して入力した回線データ２１に多重化し、多重化デー
タ２３として送出していた。すなわち、演算回路２４が
算出した回線制御信号をバス（アドレスバス２５．デー
タバス２６）を介してパラレルデータとして回線制御信
号送出回路２７に送出し、回線制御信号送出回路２７が
一時的にラッチし、う・７チされた信号を多重化回路２
２がタイミングパルス（タイミング信号２９）により、
シリアルデータとして取り込んでいた。そして回線デー
タの中に回線制御信号を多重化して、多重化回路２２か
ら送出していた。
また多重化回路制御用の制御信号は、演算回路２４カら
バス（アドレスバス３０．データバス３１）。
バス（アドレスバス３０．データバス３１）。
２ボ一トＲＡＭ（記憶回路）３２及びデータバス（アド
レスバス３３．データバス３４）を介して、多重化回路
２２に取り込んでいた。
レスバス３３．データバス３４）を介して、多重化回路
２２に取り込んでいた。
上述した従来の通信装置では、演算回路２４と多重化回
路２２の間において情報の一時記憶を行う２ボ一トＲＡ
Ｍ３２の容量番こ余裕がある場合でも、回線制御信号２
８を回線制御信号送出回路２７でラッチし、その回路で
シリアルデータに変換し、多重化回路２２からのタイミ
ングパルス２９により多重化回路２２に取り込んでいる
。このため、データラッチ及びパラレル／シリアル変換
用のための専用の回路を設けなければならないという欠
点がある。
路２２の間において情報の一時記憶を行う２ボ一トＲＡ
Ｍ３２の容量番こ余裕がある場合でも、回線制御信号２
８を回線制御信号送出回路２７でラッチし、その回路で
シリアルデータに変換し、多重化回路２２からのタイミ
ングパルス２９により多重化回路２２に取り込んでいる
。このため、データラッチ及びパラレル／シリアル変換
用のための専用の回路を設けなければならないという欠
点がある。
本発明の目的は、このような欠点を解消し、専用の回線
制御信号送出回路を設けることなく、回線データに回線
制御信号が多重化できる回線制御信号送出方式を提供す
ることにある。
制御信号送出回路を設けることなく、回線データに回線
制御信号が多重化できる回線制御信号送出方式を提供す
ることにある。
〔課題を解決するための手段〕
本発明の回線制御信号送出方式は、
多重化回路制御用の情報信号及び回線制御信号を算出す
る演算回路と、前記情報信号及び回線制御信号を一時記
憶するための２ボ一トＲＡＭと、回線データと前記記憶
回路に一時記憶された回線制御信号とを多重化する多重
化回路とを備え、前記多重化回路は、前記回線データと
回線制御信号とを多重化するタイミングに合わせて、前
記記憶回路から回線制御信号をパラレルデータとして読
み出し、前記パラレルデータをシリアルデータに変換し
、前記シリアルデータを前記回線データとに多重化して
送出することを特徴とする。
る演算回路と、前記情報信号及び回線制御信号を一時記
憶するための２ボ一トＲＡＭと、回線データと前記記憶
回路に一時記憶された回線制御信号とを多重化する多重
化回路とを備え、前記多重化回路は、前記回線データと
回線制御信号とを多重化するタイミングに合わせて、前
記記憶回路から回線制御信号をパラレルデータとして読
み出し、前記パラレルデータをシリアルデータに変換し
、前記シリアルデータを前記回線データとに多重化して
送出することを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路ブロック図であ
る。
る。
この回線制御信号送出方式は、回線データ送出回路１と
、多重化回路３と、演算回路５と、２ポ一トＲＡＭ （
記憶回路）８とを備えている。そして演算回路５は、２
ボ一トＲＡＭ８とアドレスバス６、データバス７で接続
され、２ボ一トＲＡＭ８は、多重化回路３とアドレスバ
ス９．データバス１０で接続されている。
、多重化回路３と、演算回路５と、２ポ一トＲＡＭ （
記憶回路）８とを備えている。そして演算回路５は、２
ボ一トＲＡＭ８とアドレスバス６、データバス７で接続
され、２ボ一トＲＡＭ８は、多重化回路３とアドレスバ
ス９．データバス１０で接続されている。
回線データ送出回路１は、回線データを回線データ２と
して多重化回路３に送出する。
して多重化回路３に送出する。
多重化回路３は、回線データ２の中に２ボ一トＲＡＭ８
から読み出した回線制御信号を多重化し、多重データ４
として送出する。多重化回路３が２ボー）ＲＡＭ８から
回線制御信号を読み出すときは、回線データ２と２ボ一
トＲＡＭ８とを多重化するタイミングに合わせて、２ボ
ー１−ＲＡＭ８の回線制御信号が格納されているアドレ
スを指定して行う。そして多重化回路３は、２ボ一トＲ
ＡＭ８からパラレルデータとして読み出した回線制御用
信号をシリアルデータに変換して、回線データ２と共に
多重化する。
から読み出した回線制御信号を多重化し、多重データ４
として送出する。多重化回路３が２ボー）ＲＡＭ８から
回線制御信号を読み出すときは、回線データ２と２ボ一
トＲＡＭ８とを多重化するタイミングに合わせて、２ボ
ー１−ＲＡＭ８の回線制御信号が格納されているアドレ
スを指定して行う。そして多重化回路３は、２ボ一トＲ
ＡＭ８からパラレルデータとして読み出した回線制御用
信号をシリアルデータに変換して、回線データ２と共に
多重化する。
演算回路５は、多重化回路３制御用の情報及び回線制御
信号を算出し、２ボ一トＲＡＭ８に送出する。
信号を算出し、２ボ一トＲＡＭ８に送出する。
２ボ一トＲＡＭ８は、演算回路５からの多重化回路３制
御用の情報及び回線制御信号を予め定められたアドレス
に格納する。
御用の情報及び回線制御信号を予め定められたアドレス
に格納する。
次に、本実施例の動作について説明する。
回線データ送出回路１は、回線データ２を多重化回路３
に送出する。一方、演算回路５は、多重化回路３制御用
の情報及び回線制御信号を算出する。演算回路５によっ
て算出された多重化回路３制御用の情報及び回線制御信
号は、演算回路５で定められるタイミングにより２ボ一
トＲＡＭ８のバス（アドレスバス６、データバス７）を
介して２ボ一トＲＡＭ８に書き込まれる。
に送出する。一方、演算回路５は、多重化回路３制御用
の情報及び回線制御信号を算出する。演算回路５によっ
て算出された多重化回路３制御用の情報及び回線制御信
号は、演算回路５で定められるタイミングにより２ボ一
トＲＡＭ８のバス（アドレスバス６、データバス７）を
介して２ボ一トＲＡＭ８に書き込まれる。
次に、多重化回路３は、回線データ送出回路１からの回
線データ２の中に回線制御信号を多重化するため、これ
らデータ及び信号の多重化のタイミングに合わせて、２
ボー１− ＲＡ Ｍ ８の回線制御信号が記憶されてい
るアドレスを指定し、回線制御信号ヲバス（アドレスバ
ス９．データバス１ｏ）を介して読み出す。そして多重
化回路３にパラレルデータとして２ボー１−ＲＡＭ８が
ら読み出された回線制御信号は、この多重化回路３によ
りシリアルデータに変換され、更に回線データに多重化
されて、多重化回路３から多重化データ４として送出さ
れる。
線データ２の中に回線制御信号を多重化するため、これ
らデータ及び信号の多重化のタイミングに合わせて、２
ボー１− ＲＡ Ｍ ８の回線制御信号が記憶されてい
るアドレスを指定し、回線制御信号ヲバス（アドレスバ
ス９．データバス１ｏ）を介して読み出す。そして多重
化回路３にパラレルデータとして２ボー１−ＲＡＭ８が
ら読み出された回線制御信号は、この多重化回路３によ
りシリアルデータに変換され、更に回線データに多重化
されて、多重化回路３から多重化データ４として送出さ
れる。
尚、多重化回路３が２ポ一トＲＡＭ８がら回線制御信号
を読み出すとき以外は、多重化回路制御用の情報は、多
重化回路３と２ポートＲＡＭ８との間でやりとりされる
。
を読み出すとき以外は、多重化回路制御用の情報は、多
重化回路３と２ポートＲＡＭ８との間でやりとりされる
。
以上説明したように本発明の回線制御信号送出方式は、
多重化回路３が回線データ２を回線データ送出回路１を
介して入力し、また回線制御信号を演算回路５からバス
（アドレスバス６、データバス７）、２ポ一トＲＡＭ８
、ハス（アドレスバス９．データバス１０）を介して入
力する。そして回線データと回線制御信号を多重化して
、多重データとして送出する。
多重化回路３が回線データ２を回線データ送出回路１を
介して入力し、また回線制御信号を演算回路５からバス
（アドレスバス６、データバス７）、２ポ一トＲＡＭ８
、ハス（アドレスバス９．データバス１０）を介して入
力する。そして回線データと回線制御信号を多重化して
、多重データとして送出する。
以上説明したように本発明は、多重化のタイミングに合
わせて２ボー１−ＲＡＭから回線制御信号を読み出すこ
とにより、専用の回線制御信号送出回路を設けることな
しに、回線データに回線制御信号を多重化することがで
きる効果がある。
わせて２ボー１−ＲＡＭから回線制御信号を読み出すこ
とにより、専用の回線制御信号送出回路を設けることな
しに、回線データに回線制御信号を多重化することがで
きる効果がある。
第１図は本発明の一実施例を示す回路ブロック図、
第２図は従来の技術の一例を示す回路ブロック図である
。 １・・・・・回線データ送出回路 ３・・・・・多重化回路 ５・・・・・演算回路 ８・ ・ ・ ・ ・２ボートＲＡＭ
。 １・・・・・回線データ送出回路 ３・・・・・多重化回路 ５・・・・・演算回路 ８・ ・ ・ ・ ・２ボートＲＡＭ
Claims (1)
- （１）多重化回路制御用の情報信号及び回線制御信号を
算出する演算回路と、前記情報信号及び回線制御信号を
一時記憶するための２ポートＲＡＭと、回線データと前
記記憶回路に一時記憶された回線制御信号とを多重化す
る多重化回路とを備え、前記多重化回路は、前記回線デ
ータと回線制御信号とを多重化するタイミングに合わせ
て、前記記憶回路から回線制御信号をパラレルデータと
して読み出し、前記パラレルデータをシリアルデータに
変換し、前記シリアルデータを前記回線データとに多重
化して送出することを特徴とする回線制御信号送出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6723390A JPH03268632A (ja) | 1990-03-19 | 1990-03-19 | 回線制御信号送出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6723390A JPH03268632A (ja) | 1990-03-19 | 1990-03-19 | 回線制御信号送出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268632A true JPH03268632A (ja) | 1991-11-29 |
Family
ID=13338993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6723390A Pending JPH03268632A (ja) | 1990-03-19 | 1990-03-19 | 回線制御信号送出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268632A (ja) |
-
1990
- 1990-03-19 JP JP6723390A patent/JPH03268632A/ja active Pending
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