JPS63246845A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63246845A JPS63246845A JP62082302A JP8230287A JPS63246845A JP S63246845 A JPS63246845 A JP S63246845A JP 62082302 A JP62082302 A JP 62082302A JP 8230287 A JP8230287 A JP 8230287A JP S63246845 A JPS63246845 A JP S63246845A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- pull
- resistor
- transistor
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプルアップ抵抗またはプルダウン抵抗を有する
半導体装置に関する。
半導体装置に関する。
従来この種の半導体装置は図３に示す様に、プルアヴプ
抵抗、プルダウン抵抗は出力バッファとは別にドレイン
、ゲート、ソースを形成してトランジスタ抵抗としてい
た。図はプルダウン抵抗を有する入出力バッファの概略
図である。
抵抗、プルダウン抵抗は出力バッファとは別にドレイン
、ゲート、ソースを形成してトランジスタ抵抗としてい
た。図はプルダウン抵抗を有する入出力バッファの概略
図である。
上述した従来の半導体装置は、プルアップ抵抗。
プルダウン抵抗をトランジスタ抵抗で形成する際出力バ
ッファとはまったく別個にドレインゲート。
ッファとはまったく別個にドレインゲート。
ソースをつくるので、その外面積を広く取る必要があっ
た。これはチヅプ面積の増大すなわち低歩留シコスト高
となる欠点があった。
た。これはチヅプ面積の増大すなわち低歩留シコスト高
となる欠点があった。
本発明の半導体装置は、トランジスタ抵抗でプルアップ
抵抗、プルダウン抵抗を形成するとき該トランジスタ抵
抗のゲート部は出力バッファの最終段のトランジスタの
、ゲートのコンタクト部としドレイン部は出力バーファ
の最終段のトランジスタの拡散層を用いている。
抵抗、プルダウン抵抗を形成するとき該トランジスタ抵
抗のゲート部は出力バッファの最終段のトランジスタの
、ゲートのコンタクト部としドレイン部は出力バーファ
の最終段のトランジスタの拡散層を用いている。
次に本発明について図面を参照して説明する。
第１図は本発明を施した、出力バッファの最終段のＮチ
ャネル型トランジスタ部の概略図である。
ャネル型トランジスタ部の概略図である。
１はゲート、２はゲートのコンタクト部、３は出力トラ
ンジスタのＮ十拡散層である。４は２と同様出力バッフ
ァの最終段のトランジスタのゲートのコンタクト部であ
るがプルダウン抵抗使用時にはゲートコンタクト部その
ものがゲートとなる。
ンジスタのＮ十拡散層である。４は２と同様出力バッフ
ァの最終段のトランジスタのゲートのコンタクト部であ
るがプルダウン抵抗使用時にはゲートコンタクト部その
ものがゲートとなる。
５はプルダウン抵抗用のＮ十拡散層である。実際にプル
ダウン抵抗として使用するときは、５のＮ＋拡散層はソ
ース、４のゲートは常にハイレベルとし、３のＮ十拡散
層はドレインとなってＰＡＤにつなげることによってプ
ルダウンのトランジスタ抵抗となる。
ダウン抵抗として使用するときは、５のＮ＋拡散層はソ
ース、４のゲートは常にハイレベルとし、３のＮ十拡散
層はドレインとなってＰＡＤにつなげることによってプ
ルダウンのトランジスタ抵抗となる。
第２図は、第１図に金属配線を施し、プルダウン付人カ
バリファとした入出力バダファ部の概略図である。第２
図で斜線部は金属配線を表わしている。
バリファとした入出力バダファ部の概略図である。第２
図で斜線部は金属配線を表わしている。
６の金属配線は接地電位に接続されておシ、７はソース
のコンタクトである。８の金属配線はプルダウンのトラ
ンジスタ抵抗を常にＯＮ状態とするためハイクランプさ
れており、９はゲートのコンタクトである。
のコンタクトである。８の金属配線はプルダウンのトラ
ンジスタ抵抗を常にＯＮ状態とするためハイクランプさ
れており、９はゲートのコンタクトである。
１０はドレイン側のコンタクトであるが、プルダウント
ランジスタ以外のところでも数多くコンタクトを取って
いるのはＮ十拡散層の容量で静電耐圧を向上させるため
である。３のドレインから１１のＰＡＤに金属配線でつ
ながっている。
ランジスタ以外のところでも数多くコンタクトを取って
いるのはＮ十拡散層の容量で静電耐圧を向上させるため
である。３のドレインから１１のＰＡＤに金属配線でつ
ながっている。
１２は入力保護の抵抗部であシ、１３は入力バッファに
つながる金属配線である。
つながる金属配線である。
図かられかる様にトランジスタ抵抗の通常の構成法に比
ベゲート、ドレインの分がないのでレイアウト面積を小
さくできる。
ベゲート、ドレインの分がないのでレイアウト面積を小
さくできる。
以上説明した様に本発明は出力バッファの最終段のトラ
ンジスタのゲートのコンタクト部をプルアヅプまたはプ
ルダウン抵抗のゲートとし、最終の拡散層を抵抗のドレ
インとすることによってプルアヴプ抵抗、プルダウン抵
抗の面積を小さくすることができ、チップレイアウト面
積の減少、すなわち高歩留り、低価格の半導体装置を実
現できる効果がある。
ンジスタのゲートのコンタクト部をプルアヅプまたはプ
ルダウン抵抗のゲートとし、最終の拡散層を抵抗のドレ
インとすることによってプルアヴプ抵抗、プルダウン抵
抗の面積を小さくすることができ、チップレイアウト面
積の減少、すなわち高歩留り、低価格の半導体装置を実
現できる効果がある。
第１図は本発明を施した出力バッファ部の最終段トラン
ジスタの概略図、第２図は第１図に金属配線を施しプル
ダウン付人カバ＃７アとした一実施例、第３図はプルダ
ウン抵抗を有する入出力パックァ部の概略図。 １・・・・・・ゲート、２・・・・・・ゲートのコンタ
クト部、３・・・・・・出力トランジスタのＮ十拡散層
、４・・・・・・プルダウン抵抗のゲート、５・・団・
プルダウン抵抗のソース、６・・・・・・接地電位の金
属配線、７・山・・ソースのコンタクト、８・・・・・
・ハイクランプされた金属配線、９・・・・・・ゲート
のコンタクト、１０・山・・ドレインのコンタクト、１
１・・・・・・ＰＡＤ、１２・・・・・・入力保護の抵
抗部、１３・・・・・・入カパダファにつながる金属配
線、１４・・・・・・プルアリプ抵抗のドレイン部。 、−’；／、 ）：、’、・、 代理人 弁理士 内 原 晋パ３．・・、−・、
）第 ２ 圀 茅 ３ 図
ジスタの概略図、第２図は第１図に金属配線を施しプル
ダウン付人カバ＃７アとした一実施例、第３図はプルダ
ウン抵抗を有する入出力パックァ部の概略図。 １・・・・・・ゲート、２・・・・・・ゲートのコンタ
クト部、３・・・・・・出力トランジスタのＮ十拡散層
、４・・・・・・プルダウン抵抗のゲート、５・・団・
プルダウン抵抗のソース、６・・・・・・接地電位の金
属配線、７・山・・ソースのコンタクト、８・・・・・
・ハイクランプされた金属配線、９・・・・・・ゲート
のコンタクト、１０・山・・ドレインのコンタクト、１
１・・・・・・ＰＡＤ、１２・・・・・・入力保護の抵
抗部、１３・・・・・・入カパダファにつながる金属配
線、１４・・・・・・プルアリプ抵抗のドレイン部。 、−’；／、 ）：、’、・、 代理人 弁理士 内 原 晋パ３．・・、−・、
）第 ２ 圀 茅 ３ 図
Claims (1)
- 相補型ＭＯＳのゲートアレイマスタスライスの入出力バ
ッファ部において、プルアップ抵抗またはプルダウン抵
抗を形成するトランジスタ抵抗のゲート部は出力バッフ
ァの最終段のトランジスタの、ゲートのコンタクト部と
し、ドレイン部は出力バッファの最終段のトランジスタ
の拡散層としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082302A JPH067574B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082302A JPH067574B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246845A true JPS63246845A (ja) | 1988-10-13 |
| JPH067574B2 JPH067574B2 (ja) | 1994-01-26 |
Family
ID=13770755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082302A Expired - Lifetime JPH067574B2 (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067574B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5817557A (en) * | 1996-01-13 | 1998-10-06 | Sgs-Thomson Microelectronics S.R.L | Process of fabricating tunnel-oxide nonvolatile memory devices |
-
1987
- 1987-04-02 JP JP62082302A patent/JPH067574B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5817557A (en) * | 1996-01-13 | 1998-10-06 | Sgs-Thomson Microelectronics S.R.L | Process of fabricating tunnel-oxide nonvolatile memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067574B2 (ja) | 1994-01-26 |
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