JPS6324724A - 符号化回路 - Google Patents
符号化回路Info
- Publication number
- JPS6324724A JPS6324724A JP16840286A JP16840286A JPS6324724A JP S6324724 A JPS6324724 A JP S6324724A JP 16840286 A JP16840286 A JP 16840286A JP 16840286 A JP16840286 A JP 16840286A JP S6324724 A JPS6324724 A JP S6324724A
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- JP
- Japan
- Prior art keywords
- memory
- circuit
- syndrome
- output
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は符号化、復号化を行う回路に関し、更に詳述す
れば誤り訂正を行う信号の復号化に用いるシンドローム
回路と、符号化回路とを兼用する全（新規な回路を提案
するものである。
れば誤り訂正を行う信号の復号化に用いるシンドローム
回路と、符号化回路とを兼用する全（新規な回路を提案
するものである。
誤り訂正を行うべき信号の復号化に用いるシンドローム
回路と、誤り位置多項式の係数をシンドロームから計算
によって求め、誤り位置を誤り位置多項式の根として具
体的に求めるチェン回路とを兼用した回路が知られてい
る。第２図はガロア体ＧＦ（２”）上の最小距離１７の
リード・ソロモン符号についてのシンドローム・チェン
兼用回路の従来例ヲ示している。８ビツトｌシンボルの
受信語は入力端子１に入力され、スイッチＳＸを経、ま
たガロア体ＧＦ（２”）上の加算機Ａ０．Ａ、・・・Ａ
＋ ｓ及び図示の如く端子Ｗ側に切換えられているス
イ・ノチＳ ＷＯ＋ Ｓ ｗｔ・・・５ＷＩＳを経て
予めクリアしである８ビツトのレジスタＬｏ、Ｌ＋・・
・Ｌ＋ｓに順次与えられてここにラッチされる。レジス
タＬＩ、Ｌ。
回路と、誤り位置多項式の係数をシンドロームから計算
によって求め、誤り位置を誤り位置多項式の根として具
体的に求めるチェン回路とを兼用した回路が知られてい
る。第２図はガロア体ＧＦ（２”）上の最小距離１７の
リード・ソロモン符号についてのシンドローム・チェン
兼用回路の従来例ヲ示している。８ビツトｌシンボルの
受信語は入力端子１に入力され、スイッチＳＸを経、ま
たガロア体ＧＦ（２”）上の加算機Ａ０．Ａ、・・・Ａ
＋ ｓ及び図示の如く端子Ｗ側に切換えられているス
イ・ノチＳ ＷＯ＋ Ｓ ｗｔ・・・５ＷＩＳを経て
予めクリアしである８ビツトのレジスタＬｏ、Ｌ＋・・
・Ｌ＋ｓに順次与えられてここにラッチされる。レジス
タＬＩ、Ｌ。
・・・ＬＩＳのラッチ内容はガロア体ＧＦ（２’）上の
乗算器Ｂ＋、Ｂｚ・・・ＢＩＳにてガロア体ＧＦ（２１
′）上の定数α。
乗算器Ｂ＋、Ｂｚ・・・ＢＩＳにてガロア体ＧＦ（２１
′）上の定数α。
α２・・・αＩ５を乗じられて加算器Ａ、、Ａｚ・・・
Ａ ＋ ｓへ与えられ、入力端子１側からの次の人力と
の和が算出され、和はレジスタＬ＋、Ｌｚ・・・Ｌ＋ｓ
にラッチされる。レジスタＬ０のラッチ内容はそのまま
次の人力と加算器Ａ０で加算され、その和がレジスタＬ
０にラッチされる。全受信語の入力が終わるとスイッチ
Ｓ。。２ Ｓ□・・・５ＷＩ５は端子Ｕ側に切換えられ
、計算されたシンドロームはレジスタＬｏ、Ｌ＋ ・・
・Ｌ１２を順次シフトされてレジスタＬＩＳ側に設けた
出力端子３から順次出力される。
Ａ ＋ ｓへ与えられ、入力端子１側からの次の人力と
の和が算出され、和はレジスタＬ＋、Ｌｚ・・・Ｌ＋ｓ
にラッチされる。レジスタＬ０のラッチ内容はそのまま
次の人力と加算器Ａ０で加算され、その和がレジスタＬ
０にラッチされる。全受信語の入力が終わるとスイッチ
Ｓ。。２ Ｓ□・・・５ＷＩ５は端子Ｕ側に切換えられ
、計算されたシンドロームはレジスタＬｏ、Ｌ＋ ・・
・Ｌ１２を順次シフトされてレジスタＬＩＳ側に設けた
出力端子３から順次出力される。
一方、チェン回路としての機能は以下のようにして奏さ
れる。即ち各レジスタＬｏ、Ｌ＋ ・・・Ｌ８の内容が
総和回路４に入力されてここでレジスタＬｏ、Ｌ＋ ・
・・Ｌ、の内容の総和が算出されるようにしてあり、そ
の出力端子２からはチェンアルゴしである。
れる。即ち各レジスタＬｏ、Ｌ＋ ・・・Ｌ８の内容が
総和回路４に入力されてここでレジスタＬｏ、Ｌ＋ ・
・・Ｌ、の内容の総和が算出されるようにしてあり、そ
の出力端子２からはチェンアルゴしである。
チェン回路は符号語の誤り位置多項式
％式％
の不定項Ｘにガロア体ＧＦ（２Ｂ）の元α０．α−・・
・αａｓｓか否かを検出しながらクロックを入れて元を
変更していき、それが“０”であるときのクロック数に
て誤り位置多項式の解を求めるものであり、このような
処理はｉ＝ｏ、１・・・ｎ−１と符号製分だけ繰り返す
。
・αａｓｓか否かを検出しながらクロックを入れて元を
変更していき、それが“０”であるときのクロック数に
て誤り位置多項式の解を求めるものであり、このような
処理はｉ＝ｏ、１・・・ｎ−１と符号製分だけ繰り返す
。
図示の回路ではレジスタＬｏ、Ｌ＋ ・・・Ｌ８に誤り
位置多項式の各係数のσ、（σ。、σ１・・・σ、）あ
るか否かを検知しながらクロックを入れる。クロック入
力によりレジスタＬ＋・・・Ｌ８の出力は乗算回路Ｂ＋
、Ｂｚ・・・Ｂ８にてα、α２・・・α８倍されてレジ
スタＬｏ、Ｌ＋ ・・・Ｌａに再びラッチされる。この
ような処理を反復することによってΣσ、（αＪｉをｉ
＝０から順にｎ−１まで計算するのである。
位置多項式の各係数のσ、（σ。、σ１・・・σ、）あ
るか否かを検知しながらクロックを入れる。クロック入
力によりレジスタＬ＋・・・Ｌ８の出力は乗算回路Ｂ＋
、Ｂｚ・・・Ｂ８にてα、α２・・・α８倍されてレジ
スタＬｏ、Ｌ＋ ・・・Ｌａに再びラッチされる。この
ような処理を反復することによってΣσ、（αＪｉをｉ
＝０から順にｎ−１まで計算するのである。
〔発明が解決しようとする問題点９
以上のようにしてシンドローム回路及びチェン回路のハ
ードウェアを兼用することで復号化回路は小型化できる
が、一般に復号化回路と並設されることが多い符号化回
路とを合せるとやはり回路が大きいという問題点があっ
た。
ードウェアを兼用することで復号化回路は小型化できる
が、一般に復号化回路と並設されることが多い符号化回
路とを合せるとやはり回路が大きいという問題点があっ
た。
本発明はこのような問題点を解決するためになされたも
のであり、シンドローム回路、更にはチエン回路に加え
て符号化回路をも兼用できるようにして小型化を図れる
ようにした符号化・復号化回路を提供することを目的と
する。
のであり、シンドローム回路、更にはチエン回路に加え
て符号化回路をも兼用できるようにして小型化を図れる
ようにした符号化・復号化回路を提供することを目的と
する。
本発明に係る符号化・復号化回路は、シンドローム計算
部の出力にメモリに予め格納しである所要の定数を順次
乗じ、その積の異相をとり、この異相として人力情報の
検査シンボルを得るようにしたものである。
部の出力にメモリに予め格納しである所要の定数を順次
乗じ、その積の異相をとり、この異相として人力情報の
検査シンボルを得るようにしたものである。
符号化すべき情＋［よシンドローム計算部において仮の
シンドロームが計算される。この計算値はメモリから読
出した定数が乗じられ、その積の異相がとられ、その結
果としての検査シンボルが得られる。
シンドロームが計算される。この計算値はメモリから読
出した定数が乗じられ、その積の異相がとられ、その結
果としての検査シンボルが得られる。
以下本発明をその実施例を示す図面に基づいて詳述する
。第１図において１は符号化すべき情報又は復号化すべ
き情報の入力端子であり、入力情報はシンドローム計算
部１６に与えられる。
。第１図において１は符号化すべき情報又は復号化すべ
き情報の入力端子であり、入力情報はシンドローム計算
部１６に与えられる。
このシンドローム計算部１６は第２図に示した如きチェ
ン回路を兼ねるものでも、またシンドローム計算のみを
行うものであってもよい。シンドローム計算結果の出力
端子３は、ここからシンドローム値を復号化のために出
力できる。また該シンドローム値はガロア体の乗算回路
１１に入力され、ここで第１メモリ１２から読出された
定数との積が算出され、積はガロア体の加算器１３へ入
力される。
ン回路を兼ねるものでも、またシンドローム計算のみを
行うものであってもよい。シンドローム計算結果の出力
端子３は、ここからシンドローム値を復号化のために出
力できる。また該シンドローム値はガロア体の乗算回路
１１に入力され、ここで第１メモリ１２から読出された
定数との積が算出され、積はガロア体の加算器１３へ入
力される。
加算器１３の加算結果は第２メモリ１４へ入力される。
第２メモ１月４の記憶内容は加算器１３へ与えられ、乗
算器１１側との和が算出される。つまり加算器１３と第
２メモリ１４とで乗算器１１出力の異相か求められる。
算器１１側との和が算出される。つまり加算器１３と第
２メモリ１４とで乗算器１１出力の異相か求められる。
第２メモリ１４の内容は計算出力をラッチするレジスタ
１５に与えられ、その出力端子１０から検査シンボルが
出力される。
１５に与えられ、その出力端子１０から検査シンボルが
出力される。
次にこれらの回路にて行う演算について、まずその原理
を説明する。入力端子１へ与えられる受信語のベクトル
ｒのシンドロームベクトルＳはＳ ＝ ｒ Ｈ”
・・・ｆｌ）として表される。ここにおいてＨは
パリティ検査マトリックスであり、Ｔはその行列の転置
を示す。
を説明する。入力端子１へ与えられる受信語のベクトル
ｒのシンドロームベクトルＳはＳ ＝ ｒ Ｈ”
・・・ｆｌ）として表される。ここにおいてＨは
パリティ検査マトリックスであり、Ｔはその行列の転置
を示す。
一方受信語のベクトルｒは
ｙ＝ （ｙ、： ｙｃ）
＝ 〔Ｔｉ ：Ｏｃ）＋ （Ｏｆ ：丁。〕 ・・
・（２）と表すことができる。ここにおいてｒ、はベク
トルＴの情報シンボル部分、Ｔ、は検査シンボル部分で
あり、０ｃ、０、は夫々ゼロベクトルを表す。
・（２）と表すことができる。ここにおいてｒ、はベク
トルＴの情報シンボル部分、Ｔ、は検査シンボル部分で
あり、０ｃ、０、は夫々ゼロベクトルを表す。
誤りが生じない場合はシンドローム計算部ルＳは
５＝ｖＨＴ ＝０ ＝・（３１であるか
ら、符号化とは（３）式を満足するベクトルＩｒｃを算
出することと等価であるということができる。
ら、符号化とは（３）式を満足するベクトルＩｒｃを算
出することと等価であるということができる。
即ちｆ２１． （３）式より
ｒＨ’＝（（丁＝ ：ｏｃ〕 ＋ （Ｏｉ ：ｙ
ｃ〕）Ｈ”＝（ｙｉ ：０ｃ）Ｈ”＋（Ｏｔ ：ｙ
ｃ）Ｈ”＝５ｚ ＋ （ｏｔ ： 丁ゎ）Ｈ”＝
Ｏ・・・（４）、−、Ｓｉ ＝ （Ｏｉ ： Ｔｃ）
Ｈ” ・１５）Ｈは下記（６）式で与えら
れるから 但しｄは 受信ベクトルが〔ＯＬ 二丁。〕である場合は仮のシン
ドロームＳ、は Ｓｉ−〔Ｏｌ ：Ｔｃ）ＨＴ となるから、ｒｃは Ｔｃ＝Ａ−’ＳＬ ・（８１ 但し、 而して第１図に示す回路は（８）弐を計算すべく構成さ
れているのである。即ち情報が入力されるとシンドロー
ム計算部１６によって仮のシンドロームＳ、が計算され
る。第１メモｉ月２にはＡ −１の元素α°等が予め格
納されており、この元素が順次読出され、乗算回路１１
でシンドロームＳ、と乗算されて加算器１３へ入力され
る。
ｃ〕）Ｈ”＝（ｙｉ ：０ｃ）Ｈ”＋（Ｏｔ ：ｙ
ｃ）Ｈ”＝５ｚ ＋ （ｏｔ ： 丁ゎ）Ｈ”＝
Ｏ・・・（４）、−、Ｓｉ ＝ （Ｏｉ ： Ｔｃ）
Ｈ” ・１５）Ｈは下記（６）式で与えら
れるから 但しｄは 受信ベクトルが〔ＯＬ 二丁。〕である場合は仮のシン
ドロームＳ、は Ｓｉ−〔Ｏｌ ：Ｔｃ）ＨＴ となるから、ｒｃは Ｔｃ＝Ａ−’ＳＬ ・（８１ 但し、 而して第１図に示す回路は（８）弐を計算すべく構成さ
れているのである。即ち情報が入力されるとシンドロー
ム計算部１６によって仮のシンドロームＳ、が計算され
る。第１メモｉ月２にはＡ −１の元素α°等が予め格
納されており、この元素が順次読出され、乗算回路１１
でシンドロームＳ、と乗算されて加算器１３へ入力され
る。
第２メモリ１４は初期状態においてはクリアされており
、このメモ１月４と加算器１３との働きによりＡ−’、
Ｓ、の各項が計算され、その都度異相かとられる。最後
にレジスタ１５に）灸査シンボル丁。がラッチされ、こ
れが出力端子１０から出力されることとなる。
、このメモ１月４と加算器１３との働きによりＡ−’、
Ｓ、の各項が計算され、その都度異相かとられる。最後
にレジスタ１５に）灸査シンボル丁。がラッチされ、こ
れが出力端子１０から出力されることとなる。
本発明回路は以上のように構成したものであるので符号
化回路と復号化回路のハードウェアの兼用化が図れこれ
を小型化できる。なおシンドローム計算部として第２図
に示した如きチェン回路も兼ねるものを用いる場合は、
符号化、復号化回路のより一層の小型化が図れる。
化回路と復号化回路のハードウェアの兼用化が図れこれ
を小型化できる。なおシンドローム計算部として第２図
に示した如きチェン回路も兼ねるものを用いる場合は、
符号化、復号化回路のより一層の小型化が図れる。
第１図は本発明回路を離水するブロック図、第２図は従
来公知のシンドローム・チェン回路の離水回路図である
。 １１・・・乗算回路 １２・・・第１メモリ１３・・・
加算回路１４・・・第２メモリ １６・・・シンドロー
ム計算部なお、図中、同一符号は同一、又は相当部分を
示す。 代理人 大 岩 増 雄 手続補正書（自発） ３．補正をする者 代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の「発明の詳細な説明」の欄及び図面６、補正の
内容 ６−１明細書の「発明の詳細な説明」の欄＋１１明細書
第２頁１０行目に「加算機」とあるのを「加算器」と訂
正する。 （２）明細書筒３頁８行目に「奏される。」とあるのを
「実現される。」と訂正する。 （３）明細書第３真１７〜２０行目に「その和・・・・
・・（中略）・・・・・・クロック数にて」とあるのを
と訂正する。 （４）明細書第４頁３行目の「回路では」と「レジスタ
」との間に「まずスイッチＳＸを開きスイッチＳｗＯ〜
Ｓｗ８をＵ側に切り替え」を加入する。 （５）明細書筒４頁５行目に「セットし、」とあるのを
「セットする。次いでスイッチＳ、１゜〜５ＷＩＩをＷ
側に切り替え、」と訂正する。 （６）明細書節４頁１２行目の末尾に以下の文章を加入
する。 「このとき、出力端子２の出口Σσ、（αＪ）・が“０
”であるときの入力クロノク数が誤り位置多項式の根を
示すことになる。」 ＋７１明細書第８頁２行目の「但しｄは」の後に「符号
の設計距離である。」を加入する。 （８）明細書第８頁下から４行目のＡ −１の弐の右辺
を以下のように訂正する。 ６−２図面 第２図を添付図面に朱記した如く訂正する。 ７、添付書類の目録
来公知のシンドローム・チェン回路の離水回路図である
。 １１・・・乗算回路 １２・・・第１メモリ１３・・・
加算回路１４・・・第２メモリ １６・・・シンドロー
ム計算部なお、図中、同一符号は同一、又は相当部分を
示す。 代理人 大 岩 増 雄 手続補正書（自発） ３．補正をする者 代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の「発明の詳細な説明」の欄及び図面６、補正の
内容 ６−１明細書の「発明の詳細な説明」の欄＋１１明細書
第２頁１０行目に「加算機」とあるのを「加算器」と訂
正する。 （２）明細書筒３頁８行目に「奏される。」とあるのを
「実現される。」と訂正する。 （３）明細書第３真１７〜２０行目に「その和・・・・
・・（中略）・・・・・・クロック数にて」とあるのを
と訂正する。 （４）明細書第４頁３行目の「回路では」と「レジスタ
」との間に「まずスイッチＳＸを開きスイッチＳｗＯ〜
Ｓｗ８をＵ側に切り替え」を加入する。 （５）明細書筒４頁５行目に「セットし、」とあるのを
「セットする。次いでスイッチＳ、１゜〜５ＷＩＩをＷ
側に切り替え、」と訂正する。 （６）明細書節４頁１２行目の末尾に以下の文章を加入
する。 「このとき、出力端子２の出口Σσ、（αＪ）・が“０
”であるときの入力クロノク数が誤り位置多項式の根を
示すことになる。」 ＋７１明細書第８頁２行目の「但しｄは」の後に「符号
の設計距離である。」を加入する。 （８）明細書第８頁下から４行目のＡ −１の弐の右辺
を以下のように訂正する。 ６−２図面 第２図を添付図面に朱記した如く訂正する。 ７、添付書類の目録
Claims (1)
- １、入力情報のシンドロームを計算するシンドローム計
算部と、所要の定数を予め記憶させてある第１メモリと
、前記シンドローム計算部が出力するシンドロームと前
記第１メモリから順次読出した内容とを乗算するガロア
体の乗算回路と、第２メモリと、前記乗算回路出力及び
前記第２メモリの内容を加算するガロア体の加算回路と
を備え、第２メモリに入力情報検査シンボルを得べくな
したことを特徴とする符号化・復号化回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16840286A JPH0744467B2 (ja) | 1986-07-17 | 1986-07-17 | 符号化回路 |
| US07/063,178 US4841300A (en) | 1986-06-18 | 1987-06-17 | Error correction encoder/decoder |
| CA000540041A CA1291819C (en) | 1986-06-18 | 1987-06-18 | Decoder |
| DE3750526T DE3750526T2 (de) | 1986-06-18 | 1987-06-19 | Dekodierer. |
| EP87108796A EP0249982B1 (en) | 1986-06-18 | 1987-06-19 | Decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16840286A JPH0744467B2 (ja) | 1986-07-17 | 1986-07-17 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324724A true JPS6324724A (ja) | 1988-02-02 |
| JPH0744467B2 JPH0744467B2 (ja) | 1995-05-15 |
Family
ID=15867454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16840286A Expired - Fee Related JPH0744467B2 (ja) | 1986-06-18 | 1986-07-17 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744467B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386927A (ja) * | 1986-09-30 | 1988-04-18 | Canon Inc | 符号化・復号回路 |
| JPH03190327A (ja) * | 1989-12-19 | 1991-08-20 | Nec Corp | 誤り訂正回路 |
| JP2010199811A (ja) * | 2009-02-24 | 2010-09-09 | Fanuc Ltd | 制御装置のメモリシステム |
-
1986
- 1986-07-17 JP JP16840286A patent/JPH0744467B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386927A (ja) * | 1986-09-30 | 1988-04-18 | Canon Inc | 符号化・復号回路 |
| JPH03190327A (ja) * | 1989-12-19 | 1991-08-20 | Nec Corp | 誤り訂正回路 |
| JP2010199811A (ja) * | 2009-02-24 | 2010-09-09 | Fanuc Ltd | 制御装置のメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744467B2 (ja) | 1995-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |