JPS63249377A - シヨツトキバリア・ゲ−ト電界効果トランジスタ - Google Patents
シヨツトキバリア・ゲ−ト電界効果トランジスタInfo
- Publication number
- JPS63249377A JPS63249377A JP62084161A JP8416187A JPS63249377A JP S63249377 A JPS63249377 A JP S63249377A JP 62084161 A JP62084161 A JP 62084161A JP 8416187 A JP8416187 A JP 8416187A JP S63249377 A JPS63249377 A JP S63249377A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- field effect
- effect transistor
- schottky barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｓｉ単結晶基板上に形成された化合物半導体
ショットキバリア・ゲート電界効果トランジスタに関す
るものである。
ショットキバリア・ゲート電界効果トランジスタに関す
るものである。
本発明は、Ｓｉ単結晶基板上の化合物半導体ショットキ
バリア・ゲート電界効果トランジスタにおいて、Ｓｉ基
板中に高抵抗なミスフィツト緩和層を設ける構造とし、
基板の寄生容量を少なくし高速動作を可能にするもので
ある。
バリア・ゲート電界効果トランジスタにおいて、Ｓｉ基
板中に高抵抗なミスフィツト緩和層を設ける構造とし、
基板の寄生容量を少なくし高速動作を可能にするもので
ある。
従来、Ｓｉ単結晶基板上の化合物半導体のショットキバ
リア・ゲート電界効果トランジスタは、第２図に示すよ
うに、Ｓｉ単結晶基板１上に２段階成長法によるＧａＡ
ｓ層９を設け、次にＶ（バナジウム）等をドープした高
抵抗ＧａＡｓ層１０、ＧａＡｓノン・ドープ層９′を設
け、ｎ型ドーパントによるイオン注入により、ｎ型動作
領域１１゜ｎ”ＧａＡｓ領域４を形成し、ショットキバ
リア・ゲート電界効果トランジスタとする構造であった
。
リア・ゲート電界効果トランジスタは、第２図に示すよ
うに、Ｓｉ単結晶基板１上に２段階成長法によるＧａＡ
ｓ層９を設け、次にＶ（バナジウム）等をドープした高
抵抗ＧａＡｓ層１０、ＧａＡｓノン・ドープ層９′を設
け、ｎ型ドーパントによるイオン注入により、ｎ型動作
領域１１゜ｎ”ＧａＡｓ領域４を形成し、ショットキバ
リア・ゲート電界効果トランジスタとする構造であった
。
従来技術では、ＧａＡｓ層を３Ｎ構造としているので、
プロセスに多くの労力を要していた。又、ＧａＡｓ層を
形成する２段階成長法では、１段階目に形成した膜を固
相成長させるため９００℃程度の高温プロセスを用いる
ために、８１基板上にＳｉデバイスとＧａＡｓデバイス
を混載する場合、不純物の熱拡散を生じてしまい好まし
くなかった。
プロセスに多くの労力を要していた。又、ＧａＡｓ層を
形成する２段階成長法では、１段階目に形成した膜を固
相成長させるため９００℃程度の高温プロセスを用いる
ために、８１基板上にＳｉデバイスとＧａＡｓデバイス
を混載する場合、不純物の熱拡散を生じてしまい好まし
くなかった。
また、ＧａＡｓとＳｉの格子不整合による応力を緩和す
ることを考えていないので信頼性に問題があった。
ることを考えていないので信頼性に問題があった。
Ｃ問題点を解決するための手段〕
前記問題点を解決するために、本発明では酸素のイオン
注入で生じた欠陥もしくは、酸素のイオン注入と熱処理
で形成したＳｉｎ、層を、格子不整合によるミスフィツ
ト応力の吸収に利用し、又酸素イオン注入による層を絶
縁層としても利用する。
注入で生じた欠陥もしくは、酸素のイオン注入と熱処理
で形成したＳｉｎ、層を、格子不整合によるミスフィツ
ト応力の吸収に利用し、又酸素イオン注入による層を絶
縁層としても利用する。
本発明のようにして形成された、ショットキバリア・ゲ
ート電界効果トランジスタは、ミスフィツト応力を緩和
する欠陥層、Ｓｉ０ｇ層を設けているので、化合物半導
体成長時に高温プロセスを必要とせず、また絶縁層をＳ
ｉ単結晶基板中に設けるので、ＧａＡｓ層を１層とする
ことができ、従来技術と比ベプロセスを簡易化すること
ができる。
ート電界効果トランジスタは、ミスフィツト応力を緩和
する欠陥層、Ｓｉ０ｇ層を設けているので、化合物半導
体成長時に高温プロセスを必要とせず、また絶縁層をＳ
ｉ単結晶基板中に設けるので、ＧａＡｓ層を１層とする
ことができ、従来技術と比ベプロセスを簡易化すること
ができる。
以下に本発明の実施例を図面に基づいて説明する。ここ
では、化合物半導体のショットキバリア・ゲート電界効
果トランジスタのうち、ＧａＡｓ電界効果トランジスタ
について説明する。又、化合物半導体の成長方法にはＭ
ＢＥ法、ＭＯＣＶＤ法、ＬＰＭＯＣＶＤ法、光ＣＶＤ法
などがあるが、この場合、ＭＯＣＶＤ法について説明す
る。
では、化合物半導体のショットキバリア・ゲート電界効
果トランジスタのうち、ＧａＡｓ電界効果トランジスタ
について説明する。又、化合物半導体の成長方法にはＭ
ＢＥ法、ＭＯＣＶＤ法、ＬＰＭＯＣＶＤ法、光ＣＶＤ法
などがあるが、この場合、ＭＯＣＶＤ法について説明す
る。
又、ここではｎチャネルのノーマリ・オン型トランジス
タについて説明する。
タについて説明する。
〔実施例１〕
第１図ｔａｌ〜（ｂｌは本発明の製造工程を示す説明図
である。
である。
Ｓｉ単結晶基板１上に酸素イオンを加速エネルギー１０
０〜２００ＫｅＶ、ドーズ量Ｉ Ｑ ｌ ？ 〜Ｉ Ｑ
Ｉ ！ ａｍ−！の範囲でイオン注入し、基板表面近
傍に高抵抗であり、かつミスフィツトによる応力を吸収
するための欠陥Ｎ２を設ける。イオン注入によって生じ
たＳｉ基板表面の損傷は約６００℃の比較的低温で回復
する（第１図ｔａ＋参照）。
０〜２００ＫｅＶ、ドーズ量Ｉ Ｑ ｌ ？ 〜Ｉ Ｑ
Ｉ ！ ａｍ−！の範囲でイオン注入し、基板表面近
傍に高抵抗であり、かつミスフィツトによる応力を吸収
するための欠陥Ｎ２を設ける。イオン注入によって生じ
たＳｉ基板表面の損傷は約６００℃の比較的低温で回復
する（第１図ｔａ＋参照）。
次にｎ型ＧａＡｓ単結晶をＭＯＣＶＤ法により成長し、
ｎ型能動層３とする０次にイオン注入によりｎ’ Ｇａ
Ａｓ領域４を形成し、ソース電極６゜ドレイン電極７．
ゲート電極８を形成し、ショットキバリア・ゲート電界
効果トランジスタとする（第１開山）参照）。
ｎ型能動層３とする０次にイオン注入によりｎ’ Ｇａ
Ａｓ領域４を形成し、ソース電極６゜ドレイン電極７．
ゲート電極８を形成し、ショットキバリア・ゲート電界
効果トランジスタとする（第１開山）参照）。
〔実施例２〕
第３図（ａ）、 （ｂｌは本発明の製造工程を説明する
ためのものである。
ためのものである。
Ｓｉ単結晶基板１上酸素イオンを加速エネルギー約１５
０ ＫｅＶ、ドーズ量約Ｉ ＸＩＯ”ａｍ−”でイオン
注入した後、１１５０℃で２時間Ｎ衾中でアニールし、
Ｓｉ基板中にＳ ｉ Ｏｘ層１１を設ける技術はＳｉＭ
ＯＸ技術として知られているが（Ｋ、Ｉｚｕｍｉ ｅｔ
、ａｌ＋Ｅｌｅｃｔｒｏｎ Ｌｅｔｔ、 １４． ｐ５
９３（１９７８）など）、このような処理をＳｉ単結晶
基板に施す（第３図＋ａｌ参照）。
０ ＫｅＶ、ドーズ量約Ｉ ＸＩＯ”ａｍ−”でイオン
注入した後、１１５０℃で２時間Ｎ衾中でアニールし、
Ｓｉ基板中にＳ ｉ Ｏｘ層１１を設ける技術はＳｉＭ
ＯＸ技術として知られているが（Ｋ、Ｉｚｕｍｉ ｅｔ
、ａｌ＋Ｅｌｅｃｔｒｏｎ Ｌｅｔｔ、 １４． ｐ５
９３（１９７８）など）、このような処理をＳｉ単結晶
基板に施す（第３図＋ａｌ参照）。
ｎ型ＧａＡｓ単結晶をＭＯＣＶＤ法により成長し、ｎ型
能動層３とする。ＳｉＭＯＸ基板では、１゜ Ｓｉ基板表面の単結晶ＳｉＮにはＳｉＯ□層１１層別１
張り応力を受けＳｉの格子が広がるように変形する。Ｓ
ｉとＧａＡｓ単結晶の格子定数はそれぞれ、０．５４３
ｎ＋ｍ、０．５６５ｎｍであり、はぼ４％の格子不整合
が存在するが、引っ張り応力によりこの不整合はより小
さくなり、ミスフィツト応力は緩和され転位のないＧａ
Ａｓ単結晶層が形成できる。
能動層３とする。ＳｉＭＯＸ基板では、１゜ Ｓｉ基板表面の単結晶ＳｉＮにはＳｉＯ□層１１層別１
張り応力を受けＳｉの格子が広がるように変形する。Ｓ
ｉとＧａＡｓ単結晶の格子定数はそれぞれ、０．５４３
ｎ＋ｍ、０．５６５ｎｍであり、はぼ４％の格子不整合
が存在するが、引っ張り応力によりこの不整合はより小
さくなり、ミスフィツト応力は緩和され転位のないＧａ
Ａｓ単結晶層が形成できる。
次にイオン注入により、ｎ”ＧａＡｓｔｉｌ域４を形成
し、次にソース電極６．ドレイン電極７．ゲート電極８
を形成し、ショットキバリア・ゲート電界効果トランジ
スタとする（第３開山）参照）。
し、次にソース電極６．ドレイン電極７．ゲート電極８
を形成し、ショットキバリア・ゲート電界効果トランジ
スタとする（第３開山）参照）。
〔実施例３〕
実施例１．２においてＭＯＣＶＤ法によるｎ型能動層の
成長化わりに、ＭＯＣＶＤ法によりノン・ドープＧａＡ
３層１２を形成し、イオン注入により、ｎ型１３．ｎ″
Ｇ ａ Ａ ｓ ｉｌ域４を形成する。
成長化わりに、ＭＯＣＶＤ法によりノン・ドープＧａＡ
３層１２を形成し、イオン注入により、ｎ型１３．ｎ″
Ｇ ａ Ａ ｓ ｉｌ域４を形成する。
実施例１の場合については第４図参照、実施例２につい
ては図は省く。
ては図は省く。
〔実施例４〕
５１Ｍ０Ｘ基板上に５１ＭＯ３型電界効果トランジスタ
もしくは、Ｓｉバイポーラトランジスタを形成し、同一
基板上に選択的に実施例２と同様の工程を施し、Ｓｉデ
バイスとＧａＡｓショットキバリア・ゲート電界効果ト
ランジスタを混載する。
もしくは、Ｓｉバイポーラトランジスタを形成し、同一
基板上に選択的に実施例２と同様の工程を施し、Ｓｉデ
バイスとＧａＡｓショットキバリア・ゲート電界効果ト
ランジスタを混載する。
Ｃ実施例５〕
５１ＭＯ３型電界効果トランジスタもしくは、Ｓｉバイ
ポーラトランジスタを形成した同一基板上に、選択的に
実施例１と同様の工程を施し、ＧａＡｓショットキバリ
ア・ゲート電界効果トランジスタを混載する。
ポーラトランジスタを形成した同一基板上に、選択的に
実施例１と同様の工程を施し、ＧａＡｓショットキバリ
ア・ゲート電界効果トランジスタを混載する。
本発明のようにして形成されたＳｉ基板上のＧａＡｓ電
界効果トランジスタは、絶縁層を設けるので寄生容量が
小さい、高速トランジスタを形成することができる。又
、ミスフィツト応力の緩和と基板との絶縁に従来３層の
Ｇａ’Ａｓ層が必要であったが、この構造では１層とす
ることができ、プロセスを簡易化することができる。
界効果トランジスタは、絶縁層を設けるので寄生容量が
小さい、高速トランジスタを形成することができる。又
、ミスフィツト応力の緩和と基板との絶縁に従来３層の
Ｇａ’Ａｓ層が必要であったが、この構造では１層とす
ることができ、プロセスを簡易化することができる。
２の製造工程を示す説明図、第４図は実施例３の説明図
である。 １・・・Ｓｉ単結晶基板 ２・・・欠陥層 １１・・・Ｓｉ０２層 以上 出願人 セイコー電子工業株式会社 （ａ） （ｂ） 第 １ 図 第２図
である。 １・・・Ｓｉ単結晶基板 ２・・・欠陥層 １１・・・Ｓｉ０２層 以上 出願人 セイコー電子工業株式会社 （ａ） （ｂ） 第 １ 図 第２図
Claims (3)
- （１）Ｓｉ単結晶基板中に高抵抗であり、かつ該Ｓｉ基
板と該Ｓｉ基板上に成長する化合物半導体との格子不整
合によるミスフィット応力を緩和するミスフィット緩和
層を設けたＳｉ基板上に化合物半導体膜を成長し、イオ
ン注入により形成したｎ型・Ｐ型動作層もしくは低不純
物密度の動作層と、該動作層上に形成されたゲート電極
と、該動作層を挟んで該動作層と同一導伝型もしくは逆
導伝型のソース・ドレイン領域と、前記ソース・ドレイ
ン領域上にソース電極もしくはドレイン電極を備えたこ
とを特徴とするショットキバリア・ゲート電界効果トラ
ンジスタ。 - （２）ミスフィット緩和層がＳｉ単結晶基板に酸素もし
くはＳｉをイオン注入することにより、形成される欠陥
層である特許請求の範囲第１項記載のショットキバリア
・ゲート電界効果トランジスタ。 - （３）ミスフィット緩和層が、Ｓｉ単結晶基板に酸素を
イオン注入後、熱処理によって形成されたＳｉ、Ｏ＿２
層である特許請求の範囲第１項記載のショットキバリア
・ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084161A JPS63249377A (ja) | 1987-04-06 | 1987-04-06 | シヨツトキバリア・ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084161A JPS63249377A (ja) | 1987-04-06 | 1987-04-06 | シヨツトキバリア・ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63249377A true JPS63249377A (ja) | 1988-10-17 |
Family
ID=13822773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084161A Pending JPS63249377A (ja) | 1987-04-06 | 1987-04-06 | シヨツトキバリア・ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63249377A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729825A (ja) * | 1993-07-08 | 1995-01-31 | Nec Corp | 半導体基板とその製造方法 |
| WO2020184091A1 (ja) * | 2019-03-13 | 2020-09-17 | 彰一 高見澤 | 窒化物半導体基板及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59164413A (ja) * | 1983-03-05 | 1984-09-17 | Canon Inc | 回転駆動モ−タ |
| JPS6048375U (ja) * | 1983-09-05 | 1985-04-05 | 株式会社東芝 | 光偏向用モ−タ |
| JPS61126223U (ja) * | 1985-01-24 | 1986-08-08 | ||
| JPS6248147U (ja) * | 1985-09-10 | 1987-03-25 |
-
1987
- 1987-04-06 JP JP62084161A patent/JPS63249377A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59164413A (ja) * | 1983-03-05 | 1984-09-17 | Canon Inc | 回転駆動モ−タ |
| JPS6048375U (ja) * | 1983-09-05 | 1985-04-05 | 株式会社東芝 | 光偏向用モ−タ |
| JPS61126223U (ja) * | 1985-01-24 | 1986-08-08 | ||
| JPS6248147U (ja) * | 1985-09-10 | 1987-03-25 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729825A (ja) * | 1993-07-08 | 1995-01-31 | Nec Corp | 半導体基板とその製造方法 |
| WO2020184091A1 (ja) * | 2019-03-13 | 2020-09-17 | 彰一 高見澤 | 窒化物半導体基板及びその製造方法 |
| JP2020150243A (ja) * | 2019-03-13 | 2020-09-17 | 彰一 高見澤 | 窒化物半導体基板 |
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