JPS6184869A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6184869A JPS6184869A JP59206220A JP20622084A JPS6184869A JP S6184869 A JPS6184869 A JP S6184869A JP 59206220 A JP59206220 A JP 59206220A JP 20622084 A JP20622084 A JP 20622084A JP S6184869 A JPS6184869 A JP S6184869A
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- semiconductor layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はヘテロ接合を用いた電界効果トランジスタの製
造方法に係り、特に閾値制御技術とゲート電極形成に好
適なトランジスタ製造方法に関する。
造方法に係り、特に閾値制御技術とゲート電極形成に好
適なトランジスタ製造方法に関する。
従来の選択ドープヘテロ接合型ＦＥＴの断面構造図を第
１図に示す、こうした例はたとえば特開昭５７−１８０
８６号に示されている。基本構造は、半絶縁性ＧａＡｓ
基板１０上に、アンドープＧａＡｓ１１を１ｕｍ程度、
アンドープＡＱ、Ｇａ１−．Ａｓ（ｘ ＝ ０ 、３
）層１２を６０人、ｎ型ＡＱ、Ｇａ、、、Ａｓ（ｘ−０
，３）層１３を４００人、ｎ型Ｇ ａ Ａ ｓ層１４を
２００人程度、ＭＢＥ（Ｍｏｌａｅｕｌａｓ Ｂｅａｍ
Ｅｐｉｔａｘｙ）又はＯＭ−ＶＰＥ法（Ｏｒｇａｎｉ
ｃ １Ｌｅｔａｌ Ｖａｐｏｕｒ Ｐｈｏｓｅ Ｄｅｐ
ｏｓｉｔｔｏｎ）で結晶成長後ゲート電極１５、ソース
・ドレイン電極１６．１６’ を形成する。エンハンス
メント型ＦＥＴ （Ｅ−ＦＥＴ）とデプレション型ＦＥ
Ｔ（Ｄ−ＦＥＴ）の作り分けは、最上層部のｎ型Ｇ ａ
Ａ ｓ層１４をドライエツチングで選択的にエッチし
、ＡＱ、Ｇａ□−、Ａｓ層にゲート金属１５′を蒸着す
る方法がとられていた。
１図に示す、こうした例はたとえば特開昭５７−１８０
８６号に示されている。基本構造は、半絶縁性ＧａＡｓ
基板１０上に、アンドープＧａＡｓ１１を１ｕｍ程度、
アンドープＡＱ、Ｇａ１−．Ａｓ（ｘ ＝ ０ 、３
）層１２を６０人、ｎ型ＡＱ、Ｇａ、、、Ａｓ（ｘ−０
，３）層１３を４００人、ｎ型Ｇ ａ Ａ ｓ層１４を
２００人程度、ＭＢＥ（Ｍｏｌａｅｕｌａｓ Ｂｅａｍ
Ｅｐｉｔａｘｙ）又はＯＭ−ＶＰＥ法（Ｏｒｇａｎｉ
ｃ １Ｌｅｔａｌ Ｖａｐｏｕｒ Ｐｈｏｓｅ Ｄｅｐ
ｏｓｉｔｔｏｎ）で結晶成長後ゲート電極１５、ソース
・ドレイン電極１６．１６’ を形成する。エンハンス
メント型ＦＥＴ （Ｅ−ＦＥＴ）とデプレション型ＦＥ
Ｔ（Ｄ−ＦＥＴ）の作り分けは、最上層部のｎ型Ｇ ａ
Ａ ｓ層１４をドライエツチングで選択的にエッチし
、ＡＱ、Ｇａ□−、Ａｓ層にゲート金属１５′を蒸着す
る方法がとられていた。
ところが、この様なＥ／Ｄ ＦＥＴの作成法は、ドラ
イ損傷に伴うＡＩＤ、ＧａＬ−、Ａｓ層の劣化が生じ、
良好なゲート電極形成ができないという問題が生じてい
た。
イ損傷に伴うＡＩＤ、ＧａＬ−、Ａｓ層の劣化が生じ、
良好なゲート電極形成ができないという問題が生じてい
た。
又、ＧａＡｓ＋ ＡｕｗＧａ□−、Ａｓは表面が非常に
活性で、不純物、酸化等で大気にさらすと直ちに汚染さ
れゲート電極形成の不良発生の原因となっていた。
活性で、不純物、酸化等で大気にさらすと直ちに汚染さ
れゲート電極形成の不良発生の原因となっていた。
一方このＦＥＴの閾値電圧Ｖ ｔ ｈは、アンドープＧ
ａ Ａ ｓ層より生じる項を無視すると、とあられさ
れる、（但し、Ｅ−ＦＥＴ）φ１．はゲート電極部のシ
ョットキーバリア高さ。
ａ Ａ ｓ層より生じる項を無視すると、とあられさ
れる、（但し、Ｅ−ＦＥＴ）φ１．はゲート電極部のシ
ョットキーバリア高さ。
ｄＥ、はヘテロ接合部分の伝導帯のエネルギー不連続量
、ｑ：単位電荷、ｔ：誘電率、Ｎ、ニドナート−ピング
濃度、ｄ：ｎ型Ａ Ｑ Ｇ ａ Ａ ｓ層の膜厚。
、ｑ：単位電荷、ｔ：誘電率、Ｎ、ニドナート−ピング
濃度、ｄ：ｎ型Ａ Ｑ Ｇ ａ Ａ ｓ層の膜厚。
ところで、このＦＥＴは集積回路（ＩＣ）に用いる場合
Ｅ−ＦＥＴの閾値制御が最大の問題となる。ＭＢＥ、又
はＯＭ−ＶＰＥ法を適用する場合、ロット間の膜厚のバ
ラツキが生じ、集積回路歩留りが著しく低下していた。
Ｅ−ＦＥＴの閾値制御が最大の問題となる。ＭＢＥ、又
はＯＭ−ＶＰＥ法を適用する場合、ロット間の膜厚のバ
ラツキが生じ、集積回路歩留りが著しく低下していた。
即ちＩＣに適用する場合式（１）かられかる様に厚みｄ
は面内で±５人の制御性が必要となる。
は面内で±５人の制御性が必要となる。
以上まとめるとこのＦＥＴの最大の問題点は、（１）結
晶成長時点でｖｆｋの値が決ってしまっていること。
晶成長時点でｖｆｋの値が決ってしまっていること。
（２）結晶成長技術気にさらした後ゲート電極を形成す
るため、ゲート電極不良を起こしやすいこと の２点であると言える。
るため、ゲート電極不良を起こしやすいこと の２点であると言える。
本発明の目的は、閾値電圧Ｖ Ｔ ｈを外部電極により
制御でき、良好なゲート電極形成ができる選択ドープヘ
テロ接合型ＦＥＴの製造方法を提供することにある。
制御でき、良好なゲート電極形成ができる選択ドープヘ
テロ接合型ＦＥＴの製造方法を提供することにある。
結晶成長後間値電圧Ｖ ｙ ｂを外部から調整できる構
部にしておくと、結晶成長技術におよぼしている強い制
限、即ちロット間で膜厚を１％の精度で制御する必要性
をなくすことができる。ＭＢＥ法○Ｍ−ＶＰＥ法は各々
の結晶成長の原理からつ工−ハ面内の均一性は極めて優
れている。
部にしておくと、結晶成長技術におよぼしている強い制
限、即ちロット間で膜厚を１％の精度で制御する必要性
をなくすことができる。ＭＢＥ法○Ｍ−ＶＰＥ法は各々
の結晶成長の原理からつ工−ハ面内の均一性は極めて優
れている。
一方、ゲート電極形成は、結晶成長時に、 ＭＢＥ法で
はＧａ、Ａｓ、ＡＱを飛ばしているＧａＡｓ。
はＧａ、Ａｓ、ＡＱを飛ばしているＧａＡｓ。
ＡＱ、Ｇａ、−ｍＡｓ成長室とは別に、超高真空内でウ
ェーハをトランスファできる別の超高真空室を設けてお
きそこで、ゲート電極金属、たとえばＴｉ、Ｍｏ、ＡＱ
、ＷＳ ｉ、等を１０−１ｏｔｏｒｒ程度の超高真空内
で蒸着させる。
ェーハをトランスファできる別の超高真空室を設けてお
きそこで、ゲート電極金属、たとえばＴｉ、Ｍｏ、ＡＱ
、ＷＳ ｉ、等を１０−１ｏｔｏｒｒ程度の超高真空内
で蒸着させる。
一方、ＯＭ−ＶＰＥ法では、結晶成長後金属カルボニル
鉗体、即ちＷ（Ｇｏ）６やＭｏ（Ｇｏ）、などや、これ
らの誘導体等の有機金属の熱分解法を用いて大気にさら
すことなくゲート１！極金属をウェーハ全面に成長させ
ることができる。
鉗体、即ちＷ（Ｇｏ）６やＭｏ（Ｇｏ）、などや、これ
らの誘導体等の有機金属の熱分解法を用いて大気にさら
すことなくゲート１！極金属をウェーハ全面に成長させ
ることができる。
ところで、大気にさらすことなくゲート１！極を形成す
る上記の方法で間通どなるのはＥ −Ｆ Ｅ ＴとＤ−
ＦＥＴをいかに作り分けるかということである。
る上記の方法で間通どなるのはＥ −Ｆ Ｅ ＴとＤ−
ＦＥＴをいかに作り分けるかということである。
本発明の特徴は、結晶成長時にＥ−ＦＥＴとＤ−ＦＥＴ
を作り分けることができ、かつ大気にさらすことなくゲ
ート電極金属を形成する半導体装置の制御方法を提供す
ることにある。
を作り分けることができ、かつ大気にさらすことなくゲ
ート電極金属を形成する半導体装置の制御方法を提供す
ることにある。
以下本発明の半導体装置の製造方法を第２図を用いて説
明する。
明する。
半８縁性のＧａＡｓ基板１０中に将来Ｅ −ＦＥＴにな
る素子のゲート電極を直下にあたる部分にｐ型ＧａＡｓ
層２０を埋込み形成しておく、続いて、ＭＢＥ法又はＯ
Ｍ−ＶＰＥ法を用いてアンドープＧ ａ Ａ ｓ層１１
を形成し、６０人前後のアンドープＡＱ、Ｇａ、、Ａｓ
、（ｘ〜０．３〜０．３７）を成長させｎ型ＡＱ、Ｇ
ａ、−、Ａｓ （ｘ〜０．３〜０．３７）を１００人か
ら７００人の範囲で成長させる。
る素子のゲート電極を直下にあたる部分にｐ型ＧａＡｓ
層２０を埋込み形成しておく、続いて、ＭＢＥ法又はＯ
Ｍ−ＶＰＥ法を用いてアンドープＧ ａ Ａ ｓ層１１
を形成し、６０人前後のアンドープＡＱ、Ｇａ、、Ａｓ
、（ｘ〜０．３〜０．３７）を成長させｎ型ＡＱ、Ｇ
ａ、−、Ａｓ （ｘ〜０．３〜０．３７）を１００人か
ら７００人の範囲で成長させる。
この時に埋込み型２層２０はフローティングにしておく
か外部から電位を印加できる様に制御電極を形成する。
か外部から電位を印加できる様に制御電極を形成する。
通常はｐ層を逆バイアスにして、関連する部分のＦＥＴ
はＥ−ＦＥＴにすることができる。この様にしてＥ−Ｆ
ＥＴを構成すると、半絶縁性ＧａＡｓ基板１０中の埋込
みｐ型層の必要部分のみをｐ型埋込みＧ ａ Ａ ｓ層
でつなげることにより埋込み２層をゲート下にもつ多数
のＦＥＴをＥ−ＦＥＴに閾値を外部電位を加えることで
制御できる。ウェーハ内で同一の閾値Ｖア、をもだせた
いＦＥＴはｐ型埋込み層を相互にｐ層でつなぎ合うこと
で同−Ｖ ｙ ｂに外部電位をｐ層に加え調整できる。
はＥ−ＦＥＴにすることができる。この様にしてＥ−Ｆ
ＥＴを構成すると、半絶縁性ＧａＡｓ基板１０中の埋込
みｐ型層の必要部分のみをｐ型埋込みＧ ａ Ａ ｓ層
でつなげることにより埋込み２層をゲート下にもつ多数
のＦＥＴをＥ−ＦＥＴに閾値を外部電位を加えることで
制御できる。ウェーハ内で同一の閾値Ｖア、をもだせた
いＦＥＴはｐ型埋込み層を相互にｐ層でつなぎ合うこと
で同−Ｖ ｙ ｂに外部電位をｐ層に加え調整できる。
この様にして、ｎ型Ａ Ｑ Ｇ ａ Ａ ｓ層１３に加
わる膜厚の制御性を著しく緩くすることができる。
わる膜厚の制御性を著しく緩くすることができる。
即ち、この様にすると、閾値制御はＤ−ＦＥＴに対する
ものだけになる。
ものだけになる。
本発明ではｎ型Ａ Ｑ Ｇ ａ Ａ ｓ Ｍｌ １３を
成長後ただちに大気にさらすことなく、ゲート金ｇ１５
を形成する。本発明のプロセスの特徴は、ＭＢＥ法を用
いる場合には、エピタキシャル成長層形成後超高真空内
で通常試料を別のチャンバに移動し、ゲート金属を超高
真空中で蒸着する。一方、○Ｍ−ＶＰＥ法がエピタキシ
ャル層を成長した場合には、金属カルポル、即ち、ｗ（
ｃｏ）ｓやＭｏ（’Ｇｏ）ｓの有機、熱分解法を用いて
ゲート金属を形成する。
成長後ただちに大気にさらすことなく、ゲート金ｇ１５
を形成する。本発明のプロセスの特徴は、ＭＢＥ法を用
いる場合には、エピタキシャル成長層形成後超高真空内
で通常試料を別のチャンバに移動し、ゲート金属を超高
真空中で蒸着する。一方、○Ｍ−ＶＰＥ法がエピタキシ
ャル層を成長した場合には、金属カルポル、即ち、ｗ（
ｃｏ）ｓやＭｏ（’Ｇｏ）ｓの有機、熱分解法を用いて
ゲート金属を形成する。
ゲート電極形成法は通常のフォトリングラフィを用いて
ゲート領域を形成する（第２図ｂ）。
ゲート領域を形成する（第２図ｂ）。
次に、ソース・ドレイン電極１６を形成し、埋込みｐ型
Ｍｈｏに接続する電極を形成する。
Ｍｈｏに接続する電極を形成する。
埋込みｐ型層はＤ−ＦＥＴの閾値電圧をＶ Ｔ ｋの調
整に用いることもできる。
整に用いることもできる。
本発明のｐ層は、半絶縁性Ｇ ａ Ａ ｓ基板の性質を
最大限に生かしたものである。つまり、半絶縁性基板中
にｐ層を埋込むことにより、関連する埋込みｐＦｆｉＦ
は全て同電位にすることができる。この様にしてｐ層を
半絶縁性基板中での埋込み配線として使うことができる
。
最大限に生かしたものである。つまり、半絶縁性基板中
にｐ層を埋込むことにより、関連する埋込みｐＦｆｉＦ
は全て同電位にすることができる。この様にしてｐ層を
半絶縁性基板中での埋込み配線として使うことができる
。
大気にさらすことなく、ゲート金属を蒸着するプロセス
では、ＡＱ、ＧａニーＡｓ上に金属を形成するだけでな
くｎ型Ｇ ａ Ａ ｓ上に金属を蒸着することもできる
。
では、ＡＱ、ＧａニーＡｓ上に金属を形成するだけでな
くｎ型Ｇ ａ Ａ ｓ上に金属を蒸着することもできる
。
ｐ型層に逆バイアスをかけた場合わずかのリーク電流が
生じ、ウェーハ内のｐ型層に電位差が生じてしまうが、
この場合には、ウェーハ内の複数個の場所に同電位に保
つための外部ＩＩＩ御端子端子定すればよい。
生じ、ウェーハ内のｐ型層に電位差が生じてしまうが、
この場合には、ウェーハ内の複数個の場所に同電位に保
つための外部ＩＩＩ御端子端子定すればよい。
以下本発明を実施例を通して更に詳しく説明する。
実施例Ｉ
ＭＢＥ法を用いた場合の実施例を第３図で示す半絶縁性
Ｇ ａ Ａ ｓ基板１０上にＣＶＤ法によりＳｉＯ□
１７を３０００人波着させる。次に、１．５μｍのホト
レジストを塗布し、Ｅ型ＦＥＴのゲート領域下に対応す
る部分を第３図（ａ）の如く取り去り、Ｍｇイオン２０
を２００ｈの加速電圧でＩＸ １０”ｄのドーズ量でイ
オン注入した。ホトレジスト除去後、５ｉｎ２ を２０
００人波着しＨ２雰囲気中で９００℃２０分間のアニー
ルを行なった。
Ｇ ａ Ａ ｓ基板１０上にＣＶＤ法によりＳｉＯ□
１７を３０００人波着させる。次に、１．５μｍのホト
レジストを塗布し、Ｅ型ＦＥＴのゲート領域下に対応す
る部分を第３図（ａ）の如く取り去り、Ｍｇイオン２０
を２００ｈの加速電圧でＩＸ １０”ｄのドーズ量でイ
オン注入した。ホトレジスト除去後、５ｉｎ２ を２０
００人波着しＨ２雰囲気中で９００℃２０分間のアニー
ルを行なった。
この時ｐ型Ｇ ａ Ａ ｓ層２０は１０”ｃｎ−’のド
ーピング濃度であった。次にフッ酸とフッ化アンモニウ
ムの混合液でＳｉｎ、を除去した。
ーピング濃度であった。次にフッ酸とフッ化アンモニウ
ムの混合液でＳｉｎ、を除去した。
次に基板温度５８０℃で１０−１１ｔｏｒｒの超高真空
内のＭＢＥ装置を用いてアンドープＧ ａ Ａ ｓ層（
不純物を故意には含んでいないＧａＡｓ層）１１を１μ
ｍ程度成長させた。続いて、アンドープＡ Ｑ −Ｇ
ａ １− Ａ ｓ層１２’ （ｘ−Ｑ、３）を６０人程
度成長し、Ｓｉを２Ｘ Ｉ Ｑ”ｃｍ−’ドープしたｎ
型ＡＱｗＧａ、、Ａｓ（ｘ〜０．３）を３００人成長さ
せた。通常、ｎ型Ａ Ｑ ｗ Ｇ ａ １− Ａ ｓ層
の膜厚は１００人〜５００人の範囲でえらび、膜厚は７
Ｘ １０１７ａｎ−３〜２ Ｘ １０”ａ＋＋−’のド
ーピング量の範囲で用いている。Ａｌ１．ＧａニーＡｓ
のＡＱ混晶比Ｘは０．２から０．３７の範囲で選んでい
る。続いてエピタキシャル成長室から材料を１０−”ｔ
ｏｒｒの超高真空に保ったままトランスファマニプユレ
ータを用いて別室１０”ｔｏｒｒの部屋に移した。
内のＭＢＥ装置を用いてアンドープＧ ａ Ａ ｓ層（
不純物を故意には含んでいないＧａＡｓ層）１１を１μ
ｍ程度成長させた。続いて、アンドープＡ Ｑ −Ｇ
ａ １− Ａ ｓ層１２’ （ｘ−Ｑ、３）を６０人程
度成長し、Ｓｉを２Ｘ Ｉ Ｑ”ｃｍ−’ドープしたｎ
型ＡＱｗＧａ、、Ａｓ（ｘ〜０．３）を３００人成長さ
せた。通常、ｎ型Ａ Ｑ ｗ Ｇ ａ １− Ａ ｓ層
の膜厚は１００人〜５００人の範囲でえらび、膜厚は７
Ｘ １０１７ａｎ−３〜２ Ｘ １０”ａ＋＋−’のド
ーピング量の範囲で用いている。Ａｌ１．ＧａニーＡｓ
のＡＱ混晶比Ｘは０．２から０．３７の範囲で選んでい
る。続いてエピタキシャル成長室から材料を１０−”ｔ
ｏｒｒの超高真空に保ったままトランスファマニプユレ
ータを用いて別室１０”ｔｏｒｒの部屋に移した。
続いてＭｏを１５００人全面に蒸着した。このゲート金
属としてはＭｏの他にＴｉ、ＷＳｉ、（タングステンシ
リサイド）、ＷＡＱ（タングステンアルミニウム）等も
蒸着することができる。
属としてはＭｏの他にＴｉ、ＷＳｉ、（タングステンシ
リサイド）、ＷＡＱ（タングステンアルミニウム）等も
蒸着することができる。
次に、ホトレジスタ１９．１９’マスクとして、ゲート
電極１５’ 、１５’をドライエツチングで形成した。
電極１５’ 、１５’をドライエツチングで形成した。
このとき、Ａ Ｑ、Ｇ ａｌ−、Ａ ｓ層１３との選択
化を大きくし、表面損傷を小さくするためにＮＦ、とＮ
２ の混合ガスによる反応性イオンエツチングを行なっ
た。
化を大きくし、表面損傷を小さくするためにＮＦ、とＮ
２ の混合ガスによる反応性イオンエツチングを行なっ
た。
次にＣＶＯ＠により保護膜としてのＳｉｎ。
２１を３０００人形成し、ホトリソグラフィーによりゲ
ート電極部上の５ｉｎ２ と、ソース・ドレイン電極領
域のＳｉｏ２ をエツチングで除去した。
ート電極部上の５ｉｎ２ と、ソース・ドレイン電極領
域のＳｉｏ２ をエツチングで除去した。
次にホトレジスト用いて、リフトオフ法によりソース・
ドレイン電極１６を形成した。第３図（ｄ）金属として
はＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕを用いた。
ドレイン電極１６を形成した。第３図（ｄ）金属として
はＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕを用いた。
ここで、ｐ型埋込み層２０をもつＦＥＴはＥ−ＦＥＴに
、もたないＦＥＴはＤ−ＦＥＴになる。
、もたないＦＥＴはＤ−ＦＥＴになる。
次にＦＥＴ形成後、ｐ型領域２０に接続する外部電極に
形成のためのコント穴２４形成をＳｉｏ。
形成のためのコント穴２４形成をＳｉｏ。
２１、Ａ＜１．Ｇａｔ−、Ａｓ １３，１２、Ｇ ａ
Ａ、 Ｓ１１をエツチングすることで行なった（第３図
（ｅ）図）。なお、第３図（ａ）〜（ｄ）は断面図、お
よび第３図（ｅ）はゲート部を中心とした部分の平面図
である。コント穴２４を通してｐ型Ｇ ａ Ａ ｓ層２
０にオーミック接触する電極２６と１２を用いた。第３
図（ｅ）では２５は素子分離のためのメサエッチング領
域である。
Ａ、 Ｓ１１をエツチングすることで行なった（第３図
（ｅ）図）。なお、第３図（ａ）〜（ｄ）は断面図、お
よび第３図（ｅ）はゲート部を中心とした部分の平面図
である。コント穴２４を通してｐ型Ｇ ａ Ａ ｓ層２
０にオーミック接触する電極２６と１２を用いた。第３
図（ｅ）では２５は素子分離のためのメサエッチング領
域である。
この様に埋込みｐ型層に逆バイアスを印加して閾値を変
化させるには、９層２０とアンドープ層１１との間の耐
圧が充分大きくなければならない。
化させるには、９層２０とアンドープ層１１との間の耐
圧が充分大きくなければならない。
そのためにはｐ型層のキャリア濃度はなるだけ低い方が
望ましい。
望ましい。
即ち、ＩＱ”ａｍ−’程度のｐ型ドーパント濃度で用い
るのが良い。 （但し、外部電圧でＶ Ｔ ｈを制御す
るときには濃度に強い制限はない）。
るのが良い。 （但し、外部電圧でＶ Ｔ ｈを制御す
るときには濃度に強い制限はない）。
ｐ型頭域の不純物濃度が大きすぎるとエピタキシャル成
長時に不純物が拡散してアンドープＧ ａ Ａ ｓ層を
汚すことがある。ｐ型ドーパントとしては他にＢｅ、Ｚ
ｎ、Ｇｅ等である。
長時に不純物が拡散してアンドープＧ ａ Ａ ｓ層を
汚すことがある。ｐ型ドーパントとしては他にＢｅ、Ｚ
ｎ、Ｇｅ等である。
実施例２
０Ｍ−ＶＰＥ法を用いるときには第２図のエビｆｉｌｌ
、１２．１３をＯＭ−ＶＰＥで作成することを除いてゲ
ート金属１５を形成する方法が異なる。即ち、ＯＭ−Ｖ
ＰＥ法により実施例１と同様に基板温度６５０℃でアン
ドープＧ ａ Ａ ｓを１μｍ、アンドープＡ Ｑ ｗ
Ｇ ａ １− ｍ Ａ ｓ層（ｘ＝、０．３）を６０
人−１ｎ型ＡＲ，Ｇａ、−、Ａｓ（ｘ＝０．３．ｎ−１
Ｘ １０”ＣＩｌ＋−３）を３００人各々成長した後、
Ｈ，＋ＡｓＨ□雰囲気で約２分間反応管内をパージング
する。次いでＭｏ（Ｃ○）Ｇを反応管にＮ２をキャリア
として導入、エピタキシャル成長温度と同一温度の６５
０℃にて熱分解反応させ、約１５００人のＭｏ薄膜を既
、 ｎ−Ａ℃、Ｇａニー、＋Ａｓ成長層上に被着する。
、１２．１３をＯＭ−ＶＰＥで作成することを除いてゲ
ート金属１５を形成する方法が異なる。即ち、ＯＭ−Ｖ
ＰＥ法により実施例１と同様に基板温度６５０℃でアン
ドープＧ ａ Ａ ｓを１μｍ、アンドープＡ Ｑ ｗ
Ｇ ａ １− ｍ Ａ ｓ層（ｘ＝、０．３）を６０
人−１ｎ型ＡＲ，Ｇａ、−、Ａｓ（ｘ＝０．３．ｎ−１
Ｘ １０”ＣＩｌ＋−３）を３００人各々成長した後、
Ｈ，＋ＡｓＨ□雰囲気で約２分間反応管内をパージング
する。次いでＭｏ（Ｃ○）Ｇを反応管にＮ２をキャリア
として導入、エピタキシャル成長温度と同一温度の６５
０℃にて熱分解反応させ、約１５００人のＭｏ薄膜を既
、 ｎ−Ａ℃、Ｇａニー、＋Ａｓ成長層上に被着する。
このゲート金属として、Ｍｏの他にＷ、ＷＳ ｉ、、Ｗ
ＡＩ２等も同様に被着することができる。
ＡＩ２等も同様に被着することができる。
次に、ゲート電極、ソース・ドレイン電極を作る工程は
実施例１と同様である。
実施例１と同様である。
ｐ型埋込み層をもちいて必要なトランジスタを複数個つ
なぎ、コンタクトホールで外部制御端子とつなぐことに
より必要なＦＥＴの閾値電圧ｖ５をほとんど同一の値に
設定できる様になった。このため従来、ＮＢＥ、○Ｍ−
ＶＰＥ法で問題になっていたＶ Ｔ ＩＩのロット間バ
ラツキ（主にロット間の膜厚、ドーピングレベルのバラ
ツキが生じる）をきわめて小さくすることができた。本
実施例の場合ロット間のｖ７．バラツキはσｖ、、＝１
０ｍｖであった。
なぎ、コンタクトホールで外部制御端子とつなぐことに
より必要なＦＥＴの閾値電圧ｖ５をほとんど同一の値に
設定できる様になった。このため従来、ＮＢＥ、○Ｍ−
ＶＰＥ法で問題になっていたＶ Ｔ ＩＩのロット間バ
ラツキ（主にロット間の膜厚、ドーピングレベルのバラ
ツキが生じる）をきわめて小さくすることができた。本
実施例の場合ロット間のｖ７．バラツキはσｖ、、＝１
０ｍｖであった。
本発明の半導体装置とその製造方法は他の化合物半導体
、ＩｎＰ−ＩｎＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ、
ＩｎＡｓ−ＩｎＡｓＳｂ、ＧａＡｓ−Ａ Ｑ ＧａＡ
ｓＰ、Ａ Ｅｌ、Ｇａ、−、Ａｓ−Ａ Ｑ、Ｇａ１−、
Ａｓ等でＦＥＴは作成する場合でも有効であることはも
ちろんである。
、ＩｎＰ−ＩｎＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ、
ＩｎＡｓ−ＩｎＡｓＳｂ、ＧａＡｓ−Ａ Ｑ ＧａＡ
ｓＰ、Ａ Ｅｌ、Ｇａ、−、Ａｓ−Ａ Ｑ、Ｇａ１−、
Ａｓ等でＦＥＴは作成する場合でも有効であることはも
ちろんである。
本発明によれば、ｐ型埋込層を形成したのち選択ドーパ
ヘテロ接合構造を形成し大気にさらすことなくゲート金
属を蒸着したので、 （１）閾値電圧は結晶成長後に外部電圧を加えることが
、調整することができる。このことのために閾値電圧の
制御性を飛路的に増加させることができた。
ヘテロ接合構造を形成し大気にさらすことなくゲート金
属を蒸着したので、 （１）閾値電圧は結晶成長後に外部電圧を加えることが
、調整することができる。このことのために閾値電圧の
制御性を飛路的に増加させることができた。
（２）大気にさらすことなくゲート電極を形成できる様
になったので、ゲート電極の閾値に対する安定性が非常
に向上した。
になったので、ゲート電極の閾値に対する安定性が非常
に向上した。
（３）ｐ型埋込み層を用いて集積回路の必要なＦＥＴを
つなぐことにより、ＭＢＥ、○Ｍ−ＶＰＥ法の膜厚の面
内均一性が非常にすぐれている特徴を最大限ひきだせる
様になった。即ち、エンハンスメント型ＦＥＴの閾値電
圧ＶＴｋを所望の値に外部より制御できロット間の分散
もσ■７．＝１０ｍＶまでになった。
つなぐことにより、ＭＢＥ、○Ｍ−ＶＰＥ法の膜厚の面
内均一性が非常にすぐれている特徴を最大限ひきだせる
様になった。即ち、エンハンスメント型ＦＥＴの閾値電
圧ＶＴｋを所望の値に外部より制御できロット間の分散
もσ■７．＝１０ｍＶまでになった。
第１図は従来の選択ドープヘテロの接合型ＦＥＴの断面
図、第２図は本発明の選択ドープヘテロ接合型ＦＥＴの
作成プロセスを示す工程図、第３図は本発明の実施例を
示す工程図である。 １０・・・半絶縁性Ｇ ａ Ａ ｓ基板、１１・・・ア
ンドープＧ ａ Ａ ｓ層、１２−・・アンドープＡ
Ｑ 、Ｇａ１−、Ａｓ層、１３−ｎ型Ａ Ｑ、Ｇ ａ、
−、Ａ ｓ層、１４− ｎ型Ｇ ａ Ａ ｓ層、１６．
１６’ ・・・ソース・ドレイン電極、１５・・・ゲー
ト金属、１５′・・・Ｐ型埋込み層のないＦＥＴのゲー
ト電極、１５′・・・Ｐ型埋込み層をもつＦＥＴのゲー
ト電極、２０・・・ｐ型埋込み層、２１・・・絶縁物、
２６・・・Ｐ型埋込み層とオーミックに接続する外部制
御電極、２４・・・コンタクトホール、２５・・・メサ
エッチングによる素子間分離領域６′ｆＩ １ 目 ′Ａ ２ 口
図、第２図は本発明の選択ドープヘテロ接合型ＦＥＴの
作成プロセスを示す工程図、第３図は本発明の実施例を
示す工程図である。 １０・・・半絶縁性Ｇ ａ Ａ ｓ基板、１１・・・ア
ンドープＧ ａ Ａ ｓ層、１２−・・アンドープＡ
Ｑ 、Ｇａ１−、Ａｓ層、１３−ｎ型Ａ Ｑ、Ｇ ａ、
−、Ａ ｓ層、１４− ｎ型Ｇ ａ Ａ ｓ層、１６．
１６’ ・・・ソース・ドレイン電極、１５・・・ゲー
ト金属、１５′・・・Ｐ型埋込み層のないＦＥＴのゲー
ト電極、１５′・・・Ｐ型埋込み層をもつＦＥＴのゲー
ト電極、２０・・・ｐ型埋込み層、２１・・・絶縁物、
２６・・・Ｐ型埋込み層とオーミックに接続する外部制
御電極、２４・・・コンタクトホール、２５・・・メサ
エッチングによる素子間分離領域６′ｆＩ １ 目 ′Ａ ２ 口
Claims (1)
- 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とがヘテロ接合を
形成して配され、第２の半導体層と第３の半導体層が形
成して配され、第１の半導体層の電子親和力は第２の半
導体層のそれより小さくなつており、第１の半導体層と
電子的に接続された少なくとも一対の電極と、前記ヘテ
ロ接合近傍に生じるキャリアの制御手段とを少なくとも
有する半導体装置において、第１の半導体層はＮ型にド
ープされ、第２の半導体は非常に弱いｐ型あるいは非常
に弱いｎ型になつており（故意に不純物をドープしない
かわずかにドープする）第３の半導体層はｐ型にドープ
され、第３、第２、第１の半導体層を形成後ただちに大
気にさらすことなく、ヘテロ接合界面のキャリアを制御
するための金属を連続的に被着させることを特徴とする
半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
第３の半導体層につながり、ヘテロ界面付傍のキャリア
を制御できる外形電極を持つことを特徴とする半導体装
置。 ３、特許請求の範囲第１項記載の半導体装置において、
基板に選択的にドープされた、前記第３の半導体層の領
域（埋込み層）を形成し、ゲート電極下に埋込み層のな
い電界効果トランジスタと埋込み層をもつ電界効果トラ
ンジスタを同一基板に形成したことを特徴とする半導体
装置。 ４、特許請求の範囲第１項記載の半導体装置において、
基板内でｐ型埋込み層（第３層）を用いた複数個の半導
体装置を相互に配線することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206220A JPH0793428B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置及びその製造方法 |
| US06/783,086 US4805005A (en) | 1984-10-03 | 1985-10-02 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206220A JPH0793428B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184869A true JPS6184869A (ja) | 1986-04-30 |
| JPH0793428B2 JPH0793428B2 (ja) | 1995-10-09 |
Family
ID=16519751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206220A Expired - Lifetime JPH0793428B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4805005A (ja) |
| JP (1) | JPH0793428B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018705A1 (de) * | 1993-02-08 | 1994-08-18 | Marcus Besson | Halbleiterbauelement, insbesondere feldeffekttransistor mit vergrabenem gate |
| US8883581B2 (en) | 2012-03-30 | 2014-11-11 | Transphorm Japan, Inc. | Compound semiconductor device and method for manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5231056A (en) | 1992-01-15 | 1993-07-27 | Micron Technology, Inc. | Tungsten silicide (WSix) deposition process for semiconductor manufacture |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
| US9098958B2 (en) | 1998-09-15 | 2015-08-04 | U-Paid Systems, Ltd. | Convergent communications platform and method for mobile and electronic commerce in a heterogeneous network environment |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58148466A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS5954271A (ja) * | 1982-09-21 | 1984-03-29 | Agency Of Ind Science & Technol | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
| JPS57118676A (en) * | 1980-12-29 | 1982-07-23 | Fujitsu Ltd | Semiconductor device |
| JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS58147167A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高移動度相補型半導体装置 |
| JPS5963770A (ja) * | 1982-10-05 | 1984-04-11 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-10-03 JP JP59206220A patent/JPH0793428B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-02 US US06/783,086 patent/US4805005A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58148466A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS5954271A (ja) * | 1982-09-21 | 1984-03-29 | Agency Of Ind Science & Technol | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018705A1 (de) * | 1993-02-08 | 1994-08-18 | Marcus Besson | Halbleiterbauelement, insbesondere feldeffekttransistor mit vergrabenem gate |
| US8883581B2 (en) | 2012-03-30 | 2014-11-11 | Transphorm Japan, Inc. | Compound semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793428B2 (ja) | 1995-10-09 |
| US4805005A (en) | 1989-02-14 |
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