JPS63249997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63249997A JPS63249997A JP62085060A JP8506087A JPS63249997A JP S63249997 A JPS63249997 A JP S63249997A JP 62085060 A JP62085060 A JP 62085060A JP 8506087 A JP8506087 A JP 8506087A JP S63249997 A JPS63249997 A JP S63249997A
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- Japan
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- noise
- bit lines
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000008878 coupling Effects 0.000 abstract description 13
- 238000010168 coupling process Methods 0.000 abstract description 13
- 238000005859 coupling reaction Methods 0.000 abstract description 13
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000003278 mimic effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高密度な半導体記憶装置に関する。
従来の半導体記憶装置のセルアレイ部の模式図を第２図
に示す。第２図のセンスアンプＩＡ及びビット線１３Ｌ
１．ＢＬＩの動作概要を第３図のＮチャネルＭＯＳダイ
ナミック回路を例にとって説明する。第４図は第３図の
各部の電圧波形を示す。
に示す。第２図のセンスアンプＩＡ及びビット線１３Ｌ
１．ＢＬＩの動作概要を第３図のＮチャネルＭＯＳダイ
ナミック回路を例にとって説明する。第４図は第３図の
各部の電圧波形を示す。
初期伏態において、ヒツト線ＢＬＩ、ＢＬＩのグリチャ
ージ信号φＰは）Ｈｇｈレベル、ダミーセルＣＩＡ、
ＣＩＢのリセット信号φＲはＨｉｇｈレベル、センスア
ンプＩＡの活性化信号ｉはＨｉｇｈレベル、ダミーセル
ＣＩＡ、 ＣＩＢセルＣ２Ａ、 ０２Ｂ の選択信号φ
ＤＷＩ 、φＤＷ２ 、φ■、！、φＷＬ２はＬｏｗレ
ベルで１、ヒツト線ＢＬＩ、ＢＬ１の［位ＶｎＬｔ。
ージ信号φＰは）Ｈｇｈレベル、ダミーセルＣＩＡ、
ＣＩＢのリセット信号φＲはＨｉｇｈレベル、センスア
ンプＩＡの活性化信号ｉはＨｉｇｈレベル、ダミーセル
ＣＩＡ、 ＣＩＢセルＣ２Ａ、 ０２Ｂ の選択信号φ
ＤＷＩ 、φＤＷ２ 、φ■、！、φＷＬ２はＬｏｗレ
ベルで１、ヒツト線ＢＬＩ、ＢＬ１の［位ＶｎＬｔ。
ＶＢＬＩ ｌ！Ｈｉｇｈ レヘル、ｌ−ミーセルＣｘｈ
、 Ｃｘｎ１ｔ放電され節点８１人、ＮＩＢはＬｏｗレ
ベルである。
、 Ｃｘｎ１ｔ放電され節点８１人、ＮＩＢはＬｏｗレ
ベルである。
セルＣ２Ａ、ダミーセルＣＩＢが選択され選択信号φＷ
ＬＩ、φＤＷＩがＨｉｇｈレベルとなると、トランジス
タＱ５Ａを介してヒツト線ＢＬＩとセルＣ２Ａが接続さ
れ、トランジスタＱ３Ｂを介してビット線ＢＬＩとダミ
ーセルＣＩＢが接続される。ビット線ＢＬＩとの接続以
前にセルＣ２Ａが充電伏ポ節点Ｎ２人がＨｉｇｈレベル
であった場合、第４図の実線の様にビット線ＨＬＩとセ
ルＣ２Ａの接続後もビット線ＢＬ１のＨｉｇｈレベル１
丁保持される。ビット線ＢＬＩとの接続以前にセルＣ２
Ａが放電吠態で節点Ｎ２Ａ７Ｊ″−Ｌｏｗレベルであっ
た場合、第４図の破線の様にビット線ＢＬ１のＨｉｇｈ
レベルはセルＣ２Ａとの接、続によりΔｖｌだけ低下す
る。また、ビット線ＢＬＩとの接続以前のダミーセルＣ
＋ｎは放電伏態で節点ＮｌａはＬｏｗレベルなので、ダ
ミーセルＣＩＢとの接続によりビット線ＢＬＩのＨｉｇ
ｈレベルは第４図の様にΔｖ２低下する。ダミーセルＣ
ｔｎはセルＣ２Ａの２分の１の容量になっておシΔｖ２
はΔＶ１０２分の１となる。ビット線ＢＬＩ。
ＬＩ、φＤＷＩがＨｉｇｈレベルとなると、トランジス
タＱ５Ａを介してヒツト線ＢＬＩとセルＣ２Ａが接続さ
れ、トランジスタＱ３Ｂを介してビット線ＢＬＩとダミ
ーセルＣＩＢが接続される。ビット線ＢＬＩとの接続以
前にセルＣ２Ａが充電伏ポ節点Ｎ２人がＨｉｇｈレベル
であった場合、第４図の実線の様にビット線ＨＬＩとセ
ルＣ２Ａの接続後もビット線ＢＬ１のＨｉｇｈレベル１
丁保持される。ビット線ＢＬＩとの接続以前にセルＣ２
Ａが放電吠態で節点Ｎ２Ａ７Ｊ″−Ｌｏｗレベルであっ
た場合、第４図の破線の様にビット線ＢＬ１のＨｉｇｈ
レベルはセルＣ２Ａとの接、続によりΔｖｌだけ低下す
る。また、ビット線ＢＬＩとの接続以前のダミーセルＣ
＋ｎは放電伏態で節点ＮｌａはＬｏｗレベルなので、ダ
ミーセルＣＩＢとの接続によりビット線ＢＬＩのＨｉｇ
ｈレベルは第４図の様にΔｖ２低下する。ダミーセルＣ
ｔｎはセルＣ２Ａの２分の１の容量になっておシΔｖ２
はΔＶ１０２分の１となる。ビット線ＢＬＩ。
ＢＬＩとセルＣＡ２ 、ダミーセルＣＩＢとの接続によ
シ生じたビット線ＢＬＩ、ＢＬＩ間の差電位は、信号φ
ＳをＬｏｗレベルにすると、トランジスタＱ ＩＡ 、
Ｑ ＩＢを通じて増幅される。
シ生じたビット線ＢＬＩ、ＢＬＩ間の差電位は、信号φ
ＳをＬｏｗレベルにすると、トランジスタＱ ＩＡ 、
Ｑ ＩＢを通じて増幅される。
第２図に示した様に各ビット線間には、カップリング谷
１ｔＣ１１，Ｃｏ 、 Ｃ２２・・・Ｃ３３＊ Ｃ３４
−Ｃ４４が存在するため、ビット線の電位がセンスアン
プの活性化によりＨｉｇｈレベルからＬｏｗレベルに変
化する際、隣接するビット線の電位はカップリングノイ
ズにより引き洛とされる。
１ｔＣ１１，Ｃｏ 、 Ｃ２２・・・Ｃ３３＊ Ｃ３４
−Ｃ４４が存在するため、ビット線の電位がセンスアン
プの活性化によりＨｉｇｈレベルからＬｏｗレベルに変
化する際、隣接するビット線の電位はカップリングノイ
ズにより引き洛とされる。
〔発明が解決しようとする問題点」
第２図のビット穆のうち両端のビット線ＢＬｌ及びＢＬ
４以外のビット線ＢＬ１．ＢＬ２．ＢＬ２・・・ＢＬ３
．ＢＬ３．ＢＬ４については両側にカップリング容量が
存在するが、両端のビット線ＢＬＩ及びＷ１］は片側に
しかカップリング容量が存在しないため他のビット線よ
り総容量が小さく、カップリングノイズその他のノイズ
の影響を受けやすい。また、端であるために周辺回路か
らのノイズの影響を最も受けやすく、最も誤動作しやす
いという欠点がある。
４以外のビット線ＢＬ１．ＢＬ２．ＢＬ２・・・ＢＬ３
．ＢＬ３．ＢＬ４については両側にカップリング容量が
存在するが、両端のビット線ＢＬＩ及びＷ１］は片側に
しかカップリング容量が存在しないため他のビット線よ
り総容量が小さく、カップリングノイズその他のノイズ
の影響を受けやすい。また、端であるために周辺回路か
らのノイズの影響を最も受けやすく、最も誤動作しやす
いという欠点がある。
本発明の半導体記憶装置は、ビット線センスアンプ群の
端に１対の模擬ビット線センスアンプを有することによ
り構成される。
端に１対の模擬ビット線センスアンプを有することによ
り構成される。
〔実施例」
次に、本発明について図面を参照して説明する。
第１図は不発明の一実施例を示す模式図であり、第２図
の従来例に模擬センスアンプ３Ａ、３Ｂを加えたもので
ある。
の従来例に模擬センスアンプ３Ａ、３Ｂを加えたもので
ある。
従来、両端のビット線ＢＬＩ、ＢＬ４はカップリング容
量が片側にしか存在しないため、カップリング容量が両
側に存在する他のビット線よシカラグリングノイズその
他のノイズの影響が大きいことを説明したが、第１図の
例では、両端のビット線ＢＬＩ及びＢＬ４の両側にカッ
プリング容量が存在するため、ノイズ耐性は、他のビッ
ト線と同等である。また、物理的に端ではなくなるため
周辺回路からのノイズも小さくなる。
量が片側にしか存在しないため、カップリング容量が両
側に存在する他のビット線よシカラグリングノイズその
他のノイズの影響が大きいことを説明したが、第１図の
例では、両端のビット線ＢＬＩ及びＢＬ４の両側にカッ
プリング容量が存在するため、ノイズ耐性は、他のビッ
ト線と同等である。また、物理的に端ではなくなるため
周辺回路からのノイズも小さくなる。
以上説明した様に本発明は、ビットｄセンスアンプ群の
端に模擬ビット線センスアンプを設けることによシ、ノ
イズ耐性を向上できる効果がある。
端に模擬ビット線センスアンプを設けることによシ、ノ
イズ耐性を向上できる効果がある。
第１図は不発明の一実施例を示す模式図、第２図は従来
例を示す模式図、第３図は第２図の破線５一 部の具体的な回路図、第４図は第３図の谷部の電圧波形
である。 ＩＡ、ＩＢ、ｉｃ、１１）・・・・・・センスアンプ、
２・・・・・・メモリセルアレイ、ＢＬＩ、ＢＬＩ、Ｂ
Ｌ２゜Ｗπ２．ＢＬ３．ＢＦ２．ＢＬ４．丁Ｔ］・・曲
ピッ ト線、ｃｏｏ 、 ＣＯＩ 、 Ｃ１ｌ
、 Ｃ１２、Ｃ２１、ｃａａ 。 Ｃ３４、Ｃ４４、Ｃ４５、ｃｓｓ・・・・・・カップリ
ング容量、ＤＢＬＩ、ＤＢＬＩ、ＤＢＬ２．ＤＢＬ２・
・・・・・模擬ビット線、φＳ、φＰ、φＳ、φＤＷＩ
、φＤＷ２゜φＷＬＩ、φＷＬ２・・・・・・信号、Ｑ
ＩＡ、 Ｑｌｎ、 Ｑ２Ａ、Ｑ２Ｂ。 Ｑ３Ａ、Ｑ３Ｂ、Ｑ４Ａ、Ｑ４Ｂ、Ｑ５Ａ、Ｑ５Ｂ・・
・・・・トランジスタ、Ｃ２Ａ、ＣＩＢ・・団・ダミー
セル、Ｃ２Ａ。 ０２Ｂ・・・・・・セル、ＮＩＡ、 Ｎ ＩＢ、 Ｎ２
Ａ、 Ｎ２Ｂ・・・・・・節点、ΔＶ１．ΔＶ２・・・
・・・電位差、ＶＢＬＩ 、 Ｖ ＢＬＩ −・−・・
・電位、３Ａ、３Ｂ・・・・・・模擬センスアンプ。 １ぜ 田−１
例を示す模式図、第３図は第２図の破線５一 部の具体的な回路図、第４図は第３図の谷部の電圧波形
である。 ＩＡ、ＩＢ、ｉｃ、１１）・・・・・・センスアンプ、
２・・・・・・メモリセルアレイ、ＢＬＩ、ＢＬＩ、Ｂ
Ｌ２゜Ｗπ２．ＢＬ３．ＢＦ２．ＢＬ４．丁Ｔ］・・曲
ピッ ト線、ｃｏｏ 、 ＣＯＩ 、 Ｃ１ｌ
、 Ｃ１２、Ｃ２１、ｃａａ 。 Ｃ３４、Ｃ４４、Ｃ４５、ｃｓｓ・・・・・・カップリ
ング容量、ＤＢＬＩ、ＤＢＬＩ、ＤＢＬ２．ＤＢＬ２・
・・・・・模擬ビット線、φＳ、φＰ、φＳ、φＤＷＩ
、φＤＷ２゜φＷＬＩ、φＷＬ２・・・・・・信号、Ｑ
ＩＡ、 Ｑｌｎ、 Ｑ２Ａ、Ｑ２Ｂ。 Ｑ３Ａ、Ｑ３Ｂ、Ｑ４Ａ、Ｑ４Ｂ、Ｑ５Ａ、Ｑ５Ｂ・・
・・・・トランジスタ、Ｃ２Ａ、ＣＩＢ・・団・ダミー
セル、Ｃ２Ａ。 ０２Ｂ・・・・・・セル、ＮＩＡ、 Ｎ ＩＢ、 Ｎ２
Ａ、 Ｎ２Ｂ・・・・・・節点、ΔＶ１．ΔＶ２・・・
・・・電位差、ＶＢＬＩ 、 Ｖ ＢＬＩ −・−・・
・電位、３Ａ、３Ｂ・・・・・・模擬センスアンプ。 １ぜ 田−１
Claims (3)
- （１）所定のビット線センスアンプ群の少なくとも一端
に１対の模擬ビット線センスアンプを有することを特徴
とする半導体記憶装置。 - （２）模擬ビット線センスアンプに所定の電位を与える
手段を有する特許請求の範囲（１）項記載の半導体記憶
装置。 - （３）模擬ビット線センスアンプをフローティング電位
とする特許請求の範囲（１）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085060A JPH0632214B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085060A JPH0632214B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249997A true JPS63249997A (ja) | 1988-10-17 |
| JPH0632214B2 JPH0632214B2 (ja) | 1994-04-27 |
Family
ID=13848092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085060A Expired - Lifetime JPH0632214B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632214B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158994A (ja) * | 1988-12-13 | 1990-06-19 | Fujitsu Ltd | 半導体集積回路 |
| US6480434B1 (en) | 2001-09-18 | 2002-11-12 | Hynix Semiconductor Inc. | Memory device with precharge reinforcement circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
| JPS61105797A (ja) * | 1984-10-26 | 1986-05-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1987
- 1987-04-06 JP JP62085060A patent/JPH0632214B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625292A (en) * | 1979-08-08 | 1981-03-11 | Mitsubishi Electric Corp | Memory circuit |
| JPS61105797A (ja) * | 1984-10-26 | 1986-05-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158994A (ja) * | 1988-12-13 | 1990-06-19 | Fujitsu Ltd | 半導体集積回路 |
| US5140555A (en) * | 1988-12-13 | 1992-08-18 | Fujitsu Limited | Semiconductor integrated device having uniform noise between a pair of undecided voltage portions |
| US6480434B1 (en) | 2001-09-18 | 2002-11-12 | Hynix Semiconductor Inc. | Memory device with precharge reinforcement circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0632214B2 (ja) | 1994-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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