JPH01251494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［弁明の目的］ （産業上の利用外！ｉｆ） 本発明は集積回路化されてスタティック型ランダムアク
セスメモリ（ＳＲＡＭ　）　ｅ　構成する半導体記憶装
置に関するもので、特にアドレス遷移検出回路をそなえ
た内部同期型のＭＯ８型ＳＲＡＭ　ｉＣ便用されるもの
である。

（従来の技術） この棟のＳＲＡＭの回路構成の従来例全第５図に示す。

ここでは２次元に格子状に配列されたメモリセルアレイ
のうち、１つのピットａｔ代表例として示した。メモリ
セルＭＣＪ　、　ＭＣ２、・・・は、誦抵抗Ｒ１，Ｒ２
と交差結付したＮＭＯ８）ランジスタＱ　５　＊　Ｑ　
４からなるフリラグフロップと、その相補データ全保持
する内部ノードＮＪ、Ｎ、？のデータ音ビット巌ＢＬ　
、　ＢＬに伝達するワード庫ＷＬＪ　、　ＷＬ２　、−
・−によって選択ｆ＆０＃さｎる伝達ゲート用ＭＯ８ｌ
−ランジスタＱ　　ｒ　Ｑ　　＋　Ｑ’　、Ｑ２’＋・
・・からなる。これは４トランジスタ型スタティックメ
モリセルと呼ばれるもので、メモリセルとしては６トラ
ンジスタ型スタ、ティックメモリセルでもかまわない。

ワード縁ハ、行アドレス人力Ｘ。、Ｘ４．・・・の人力
信号をローデコーダ１でデコードして選択制御され、選
択されたメモリセルのデータはピット線ＢＬ　、　ＢＬ
に出力され、列アドレス人力Ｙ。＃Ｙ１．・・・をカラ
ムデコーダ２でデコードして、カラム選択信号ＣＤで選
択制御されるカラム伝送ｆｆ−）Ｑｌｏ。

９１１全介して１選択されたピット線のｆ−夕だけが共
通ビット線ＣＬ　、　ＣＬに出力され、読み出し時には
センスアンプ３で増幅され、出力端り。ｕｔに出力され
る。

書き込み時には、舊き込み信号部がＯ”人力になること
で誉き込み動作になり、前述したようにワード縁Ｖｎ、
Ｊ、　ＷＬ２、−、カラム選択信号ＣＤ　。

・・・により選択され次ただ１つの゛メモリセルに、誉
き込みトランジスタＱ　　、Ｑ　　が選択さｎ、入力デ
ータＤｉｎが、入力データ線ａ１．　ｅ　ｄｉｎ、共通
ビ、　）　ＩｖｉｌＣＬ　、　ＣＬ、ピッ）ｆｉＢＬ　
、　ＢＬ（２）ＩＩＩ［伝達さｎ、メモリセル内にデー
タが書き込まれる。

これら書き込み、読み出し動作は、チップ選択信号ＣＩ
が０”入力になっている時のみ行なわれる。

また各アドレス入力信号には、そのアドレス信号の変化
を検出する各アドレス遷移検出回路ＡＤＴＬが設けられ
、その出力に対しアドレス遷移検出回路ＡＤＴで論理和
をとって、単安定）９ルスであるアドレス遷移信号φＡ
’ｒＤとして出力され、それがインバータ４で波形整形
されてピット巌イコライズ信号φ８．として、各ピット
線に設けられたピット線ノリチャージイコライズ回路５
の中のげット嶽プリチャージトランジスタＱ５　ｒ　Ｑ
６　＋ビット線イコライズトランジスタＱ７ｔ−オンさ
せる。このようにアドレス変化に連動してプリチャージ
イコライズ回路５がオンすることで、ピッ）ＭＢＬ、Ｂ
Ｌの電位が同電位になり、前アドレスのデータが高速に
リセットされ、読み出しが高速化する。またピット線Ｂ
Ｌ　、　ＢＬ間の電位差ΔｖＢＬは、常時オンしている
ビット１ｗノルアッグトランノスタＱ８＊　Ｑ９によっ
て設定される。

曹き込み動作時の主要信号の波形ｔ％第６図のタイミン
グチャート金適宜参照して説明する。曹き込みを行なう
メモリのアドレスを与えた後、外部からの省き込み信号
型を′″０”に落とし、省き込みデータ信号ＤｉｎＫ誉
き込みデータを与える。

そのアドレス変化時には、イコライズパルスφ８゜がピ
ット線に印加さｎｆｃ後（第６図のＡの区間）、セルデ
ータがピット線に絖み出される（Ｂの区間）のは、通常
の読み出し動作と同様であるが、外部からの書き込み信
号部の変化により内部４Ｆき込み信号部８が活性化され
、書き込みデータ巌ｄｌＨ＋ｄｉｎのデータがピット線
に伝達し、メモリセルにデータの書き込みを行なう（Ｃ
の区間）。４き込み動作の終了は、外部書き込み信号部
−６”ｉ’に戻すことによって行なわｎる。これにより
内部曹き込み信号■０が非活性になり、書き込みデータ
ｄｉｎ　＃　ｄｉｎがピッ）Ｍから切り離さｒして、絖
み出し動作へと復帰する（Ｄ−Ｅの区間〕。

上記書き込み信号■の０″から１″への復帰と、次サイ
クルの読み出しアドレスの印カロ卸ちアドレス遷移との
間の時間間隔は、ライドリカバリー時間ＴｗｇというＳ
ＲＡＭの仕様である。このＴｗａよりも早くアドレスを
変化させると、次アドレスにデータｆ：誤書き込みする
危険を生じる。第６図の点線波形は上記誤書き込みが生
じる際の波形である。一般にライドリカバリー時間ＴＷ
Ｒの仕様は０以上の値であり、誉き込み中にアドレスが
遷移することを許さない。第６図の実線の部分ｔｉＴｗ
Ｒ＝０の場合の波形を示すが、アドレスの遷移とともに
イコライズパルスφ。、が生じることによってピット線
が中間電位に保持されると共に、書き込みデータＮ　ｄ
ｉｎ　＃　ｄｉｎが“ｌ“に復帰して誤誉き込みを防い
でいる。

（発明が解決しようとする課題） しかしながら、ライドリカバリー時間ｔｗａ　；０とい
う仕ｉを保証するためには、実際には安定してｔｗＲ≦
０の動作マージンをもつ必要がある。

第６図の点線の例はｔｗＲ〈０の場合の波形を示す。

この時ｒＸ、書き込み中にアドレスが遷移することによ
り、ピット線イコライズ・９ルスφ８．によりピット線
がプリチャージ、イコライズされて、ワード疎か遷移し
て次アドレスのメモリセルに移っテモ、イコライズ期間
中は誤書き込みが防がれるが、イコライズ・９ルスφ８
．の終了（立ち下がり）とともに誤曹き込みされてしま
う。従来のＳＲＡＭでは、ビット線イコライズノ臂ルス
φ８．の元となるアドレス遷移検出信号φＡ？’Ｄは、
各アドレス毎に発生するローカルな遷移信号φＡＤ？Ｌ
のワイヤードＯＲをとることで、読み出し、書き込みに
よらず一定のパルス幅が生じる。

第７図にアドレス遷移検出回路ＡＤＴの例を示す。

信号φＡＴＤのノ母ルス幅は絖み出し動作に対して最適
化され、ワード線の立ち上がりに合わせてパルスが終了
するように設計されている。従ってＭＯＳＦＥＴが微細
比重れると、スケーリング則に従がってアドレスの１移
からワード線の立ち上がりまでの時間が高速化し、そｎ
にともなってイコライズパルス幅も短かくなり、ＴＷＲ
＜Ｏに対してとる動作マージンが非常に少なくなってい
き、ｔｗＲ＝００仕様を満すのが困難になるという欠点
がろる。

本発明の目的は、ＳＲＡＭのライ）　ＩＪカバリ−時間
ｔｗａ　＝　ｏの仕様を高い動作マージンで保証するこ
とができる半導体記憶域［ｔ−提供することにある。

［発明の構成］ （課題全解決するための手段と作用） 本発明は、ワード線により選択制御され相補の記憶デー
タをピット線対に出力するスタティック型メモリセルを
格子状に配列したメモリセルアレイと、アドレス信号の
遷移を検出して一定の長さの単安定ノ４ルスであるアド
レス遷移検出信号を発生するアドレス遷移検出回路と、
上記アドレス遷移検出信号をゲート入力とし、ソース及
びドレイン全一対のピット線に接続し、上記アドレス遷
移検出信号に同期して上記一対のピット＃Ｍを短絡する
ピッ［６１イコライズ回路と、＊＠込み動作時（書き込
み選択信号が選択されている時〕１ｇみ出し時より長い
アドレス遷移検出信号全発生する手段とを具備したこと
を特徴とする半導体記憶装置である。

即ち本発明は、書き込み動作中は読み出し動作中よりも
・やルス幅の長いアドレス遷移検出信号全発生させ、こ
れによりイコライズパルス幅を長くして、ピットＭのデ
ータの反転ｔ−遅くすることを特徴とする。

（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成を示す回路図、第２図はその動作を
示すタイミングチャートであるが、本実施例は前記第５
図、第６図の従来例と対応させた場合の例であるから、
対応個所には同−符号全村して説明を省略し、特徴とす
る個所の説明を行なう。本実施例の特徴は、アドレス遷
移検出回路ＡＤＴの出力部分に、内部書き込み信号部０
によって制御されるノ母ルス福引き延ばし回路１１を介
挿したことである。これにより、書き込み中にはビット
線イコライズノ９ルスφ８．の幅が長くなる。

第２図のタイミングチャートの書き込み動作開始の部分
は、！６図の従来例による５ＲＩＪｉのタイミングチャ
ー　トと同じである。この図でｉ　ｔｗａ　＜　。

の時の例のみ示した。いまｔｗｎ　＜　ｏで書き込み動
作中にアドレス遷移が生じると、ピット線イコライズノ
９ルスφＥＱが発生して、ピットｆｉＢＬ、ＢＬｉグリ
チャージ、イコライズによって該ピット線を中間電位に
止めることにより、遷移後ピット線データの反転、即ち
ｖ４書き込みを防ぐ。この際％読み出し中よりもビット
巌イコライズノｆルスφ８．の幅が長くなるため、この
ノ９ルス幅が一定である従来方式に比べて、読み出し時
のアドレス変化の性能で決まるｔｗｉｉ以上に’ｗａ　
＜　Ｏ側の動作マージンがパルス幅の長くなった部分Δ
Ｔだけ、動作マージンが大きくなるという利点がある。

ま次続み出し中のパルス＃Ａは独立に最適化できるので
、読み出し速度に影響を及ぼすことがないのも利点でる
る。

第３図に／９ルス＋ｌ１ｇ引き延ばし回路ＩＪの例を示
す。この場合負荷はＰＭＯ８）ランノスタ２１　、２；
１であり、トランジスタ２２のダートに内部書き込み信
号ＷＣ全入力する。この信号は書き込み時に１１“、読
み出し時に０ｍだから、トランジスタ２２は書き込み時
はオフで、読み出し時より出力波形の勾配が緩やかにな
る。これをインバータ２３で波形整形すれば（Ｆｔ号φ
ＡＴＤは図の如くパルス幅が長くなるものである。

第４図にパルス幅引き延ばし回路Ｊ１の他の例を示す。

Ｖ１ａ込み時以外は入力φＡＤＴＬｒａｔ、″０“なの
で、出力端Ｑは０１”、蓄き込み信号ＷＥ°は０”で遅
延回路３１の出力は１１”でナンド（ＮＡＮＤ　）回路
３２の出力は０”である。ここで入力φ□Ｄ？Ｌが′″
ｌ”に立ち上がっている間はＱ点が＠０′ｍで、φＡＴ
Ｄが１１＋″であり、入力φ、。、が′″０”に立ち下
がると、Ｑ点はやや遅れて１”になるが、遅延回路３１
の出力が１１″になるのはそれより更に遅れ、その分信
号φＡＴＤのパルス幅は点線で示されるように長くなる
ものである。

［発明の効果］ 以上説明した如く本発明によれば、曹き込み動作中にア
ドレスＳ移検出回路のパルス幅が延びて、ビット巌イコ
ライズノ譬ルス幅が長くなるので、ピッ）Ｍのデータ反
転が上記ｉ４ルス幅の増加分だけ遅くなることにより、
データの次アドレスへの唱曹き込みが遅くなり、ライド
リカバリー時間”ｗａの動作マーノンが大きくなる等の
効果金奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は同構成の
書き込み動作時のタイミング波形図。 第３図及び第４図は同構成の一部詳細図、巣５図は従来
のＳＲＡＭの構成図、第６図は同構成の；Ｍき込み動作
時のタイミング波形図、第７図は同回路の一部詳細図で
ある。 Ｊ・・・ローデコーダ、２・・・カラムデコーダ、５・
・・ピット嶽グリチャージイコライズ回路、ＪＪ・・・
ノ！ルス引＠延ばし回路、２１．２２・・・負荷Ｐチャ
ネルトランジスタ、２３・・・波形整形用インバータ、
３１・・・遅延回路、ＭＣＪ　、　ＭＣ２・・・メモリ
セル、ＢＬ。 ＢＬ・・・ビット巌、ＷＬＪ　　、　ＷＬ２−７−　Ｐ
　氷、ｄｉａ、＋ｄｉｎ・・・誉き込みデーター、ＡＤ
ＴＬ・・・谷アドレス４移検出回路、ＡＤＴ・・・アド
レス遷移構出回路、Ｑ、　、　Ｑ２゜Ｑ、′、Ｑ２′・
・・メモリセルのトランスフアｅ−ト、Ｑ５１Ｑ４　＃
　Ｑ５’　ｒ　Ｑ４’・・・メモリセルのドライバトラ
ンジスタ、Ｑ５　ｒ　Ｑ６・・・ビット嶽プリチャーノ
トランノスタ、ＱＢ　＋　Ｑ９・・・ビット庫プルアッ
プトランジスタ、Ｑ１０１Ｑ　・・・カラムトランスフ
ァｆｆ−）、Ｑ　　、Ｑ　　・・・書き込みトランスフ
ァｒ−）。 出願人代理人　　弁理士　鈴　江　武　彦Ｔｗ只く０ 第２図 読み出し時 ＣｐＮ３ＴＬ 一 第３図 ♀ ］− 第４図 第５図

Claims (1)

【特許請求の範囲】
1. ワード線により選択制御され相補の記憶データをビット
   線対に出力するスタティック型メモリセルを格子状に配
   列したメモリセルアレイと、アドレス信号の遷移を検出
   して一定の長さの単安定パルスであるアドレス遷移検出
   信号を発生するアドレス遷移検出回路と、上記アドレス
   遷移検出信号をゲート入力とし、ソース及びドレインを
   一対のビット線に接続し、上記アドレス遷移検出信号に
   同期して上記一対のビット線を短絡するビット線イコラ
   イズ回路と、書き込み動作時（書き込み選択信号が選択
   されている時）、読み出し時より長いアドレス遷移検出
   信号を発生する手段とを具備したことを特徴とする半導
   体記憶装置。