JPS63250148A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63250148A JPS63250148A JP62085132A JP8513287A JPS63250148A JP S63250148 A JPS63250148 A JP S63250148A JP 62085132 A JP62085132 A JP 62085132A JP 8513287 A JP8513287 A JP 8513287A JP S63250148 A JPS63250148 A JP S63250148A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- relative position
- reticle
- position display
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 101100248652 Mus musculus Rinl gene Proteins 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の打１″Ｉ逍に閃するものであり
、特に半導体装置の製造を管理する手段に使用する１捕
助パターンに関するものである。
、特に半導体装置の製造を管理する手段に使用する１捕
助パターンに関するものである。
従来より半導体装置の製造において、縮小投影露光ｖ２
置を使用する場合、スクライブ領域、にアライメント用
バター／にはじまり、アライメント精度測定バク−７、
寸法管理用測定パターン、電気的特性評価用パターン等
の多数の半導体製造を管理するに必要な補助パターンを
使用し、またそれを配置していた。特に、縮小投影露光
装置の場合は、半導体１＆板上に半導体装置を製造する
パターンを一度には形成できないために、分割しステッ
プアンドリピートで顧時露光する方式を取っていた。こ
のため、縮小投影露光装置に用いるフォトマスク（以下
レチクル）に形成されている半導体Ｈａは複数により構
成されていた。そしてこのレチクルの中のスクライブ領
域に前述の各種製造用’ＡＵ 助パターンを配置してい
る訳である。この時同−パターンた′とえば、縮小投影
露光装置のアライメント精度を測定するために、レチク
ルの回転方向のアライメント精度も測定しようとすれば
、レチクルの中心の他の左右上下に測定パターンは必要
となり計５パクーンは配置せざるを得なくなるわけであ
り、第３図にその配置例の平面図を示す。この例では、
６個の半導体装置をレヂクル内に３×２で配置してあり
まずが、全く同−形吠のアライメント精度測定用パター
ンを顕微鏡で観察する場合、今どの位置のパターンを見
ているか非常にわかりにくいという欠点があります。そ
のため、倍率を低倍率にして目視でだいたいどの位置を
見ているかをあらかじめ確かめてから行なう事になるわ
けでずが、縦横のスクライブ領域の判別はできても、そ
れが左なのか中心なのか」ユなのか下なのかは判別する
ことは相当に困難なものであり、せっかくの管理用のパ
ターンを十分に生かしきれないという伏況になってしま
います。また、できるにしても大きな労力や手間をかけ
る事となり効率゛の良い作業とはなりえないものである
。
置を使用する場合、スクライブ領域、にアライメント用
バター／にはじまり、アライメント精度測定バク−７、
寸法管理用測定パターン、電気的特性評価用パターン等
の多数の半導体製造を管理するに必要な補助パターンを
使用し、またそれを配置していた。特に、縮小投影露光
装置の場合は、半導体１＆板上に半導体装置を製造する
パターンを一度には形成できないために、分割しステッ
プアンドリピートで顧時露光する方式を取っていた。こ
のため、縮小投影露光装置に用いるフォトマスク（以下
レチクル）に形成されている半導体Ｈａは複数により構
成されていた。そしてこのレチクルの中のスクライブ領
域に前述の各種製造用’ＡＵ 助パターンを配置してい
る訳である。この時同−パターンた′とえば、縮小投影
露光装置のアライメント精度を測定するために、レチク
ルの回転方向のアライメント精度も測定しようとすれば
、レチクルの中心の他の左右上下に測定パターンは必要
となり計５パクーンは配置せざるを得なくなるわけであ
り、第３図にその配置例の平面図を示す。この例では、
６個の半導体装置をレヂクル内に３×２で配置してあり
まずが、全く同−形吠のアライメント精度測定用パター
ンを顕微鏡で観察する場合、今どの位置のパターンを見
ているか非常にわかりにくいという欠点があります。そ
のため、倍率を低倍率にして目視でだいたいどの位置を
見ているかをあらかじめ確かめてから行なう事になるわ
けでずが、縦横のスクライブ領域の判別はできても、そ
れが左なのか中心なのか」ユなのか下なのかは判別する
ことは相当に困難なものであり、せっかくの管理用のパ
ターンを十分に生かしきれないという伏況になってしま
います。また、できるにしても大きな労力や手間をかけ
る事となり効率゛の良い作業とはなりえないものである
。
〔発明が解決しようとする問題点３
以上のように、従来の技術では、レチクルの中に複数の
同一パターンが存在すると非常に判別しにくいものであ
り、それを判別するための労力や手間および効率の悪さ
は■産性に欠けるものがある。
同一パターンが存在すると非常に判別しにくいものであ
り、それを判別するための労力や手間および効率の悪さ
は■産性に欠けるものがある。
本発明の目的はこのような問題点をな゛＜シ、効率良く
正確に、レチクル内のどのパターンを観察しているのか
顕微鏡をのぞいいても判別可１１ヒにしようというもの
である。また本発明のもう一つの目的は、それ程大きな
作業、工数を掛けないで比較的簡単に実施可能にしよう
とするものである。
正確に、レチクル内のどのパターンを観察しているのか
顕微鏡をのぞいいても判別可１１ヒにしようというもの
である。また本発明のもう一つの目的は、それ程大きな
作業、工数を掛けないで比較的簡単に実施可能にしよう
とするものである。
本発明は前述の問題点を相対位置を表示するパターンを
配置形成することにより解決しようというものである。
配置形成することにより解決しようというものである。
第１図は、本発明の相対位置表示パターン例の平面ヌ１
である。第２図はこの（（１対位置表示パターンを配置
形成した半導体装置の平面図である。
である。第２図はこの（（１対位置表示パターンを配置
形成した半導体装置の平面図である。
この実施例では、アライメント°Ｔ＋”１度２ＩｌｌＩ
定川パターン６毎に相対位置表示パターン１〜５を左右
上下と中心にその位置を表示する形で表わして配置した
。また、この相対位置表示パター７は半導体装置を製造
するに必要なすべての工程に形成したのではなくフィー
ルド領域（ＳｉＯ＊Ｕ）となる比較的初期の工程にて形
成したのみで十分に最終工程まで使用できるものであっ
た。また、ｒｉｎｌ＆鏡から目を離すことなく容易に判
別することが可能であった。
定川パターン６毎に相対位置表示パターン１〜５を左右
上下と中心にその位置を表示する形で表わして配置した
。また、この相対位置表示パター７は半導体装置を製造
するに必要なすべての工程に形成したのではなくフィー
ルド領域（ＳｉＯ＊Ｕ）となる比較的初期の工程にて形
成したのみで十分に最終工程まで使用できるものであっ
た。また、ｒｉｎｌ＆鏡から目を離すことなく容易に判
別することが可能であった。
以上述べたように、レチクル内の相対位置を示す相対位
置表示バター／を配置形成することは半導体装置の製造
の管理をより正確に効率良くする方法として非常に任用
である。この相対位置表示パターンは、実施例のアライ
メント精度測定パターンのみならず、呼側測定用パター
ンや、電気的特性評価用パターンと共に配置してもよい
効果を得ることができる。また、本発明の効果は同一レ
チクル」−に形成される半導体装置の数が多くなればな
る程にその効果を発揮するものである。また本発明の効
果は前述の実施例の図形で表わす方法の他に記号や図形
と記号の組合せ等のいろいろな方法で行なう事ができ、
得られる効果は同一かそれ以上であろう。
置表示バター／を配置形成することは半導体装置の製造
の管理をより正確に効率良くする方法として非常に任用
である。この相対位置表示パターンは、実施例のアライ
メント精度測定パターンのみならず、呼側測定用パター
ンや、電気的特性評価用パターンと共に配置してもよい
効果を得ることができる。また、本発明の効果は同一レ
チクル」−に形成される半導体装置の数が多くなればな
る程にその効果を発揮するものである。また本発明の効
果は前述の実施例の図形で表わす方法の他に記号や図形
と記号の組合せ等のいろいろな方法で行なう事ができ、
得られる効果は同一かそれ以上であろう。
さらにレチクル中心方向を示す矢印パターンと組合わせ
ることにより本発明の効果はさ゛らに太きな切になるで
あろう。
ることにより本発明の効果はさ゛らに太きな切になるで
あろう。
第１図は本発明による実施例の相対位置表示パターンの
平面図。第２図は本発明による実施例の半導体装置の平
面図。第３図は従来技術例の平面図。 １・・・相対位置表示パターン（上） ２・・・相対位置表示パターン（左） ３・・・相対位置表示パターン（右） ４・・・相対位置表示パターン（中心）５・・・相対位
置表示パターン（下） ６・・・アライメント精度測定用パターン７・・・半導
体装置 ８・・・スクライブ領域 ９・・・レチクルの領域 以 上
平面図。第２図は本発明による実施例の半導体装置の平
面図。第３図は従来技術例の平面図。 １・・・相対位置表示パターン（上） ２・・・相対位置表示パターン（左） ３・・・相対位置表示パターン（右） ４・・・相対位置表示パターン（中心）５・・・相対位
置表示パターン（下） ６・・・アライメント精度測定用パターン７・・・半導
体装置 ８・・・スクライブ領域 ９・・・レチクルの領域 以 上
Claims (1)
- 半導体基板上に、マトリックス状に配置された半導体装
置とそれを分割するスクライブ領域を有する構造におい
て、相対位置を表示するパターンを前記スクライブ領域
に配置形成した事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085132A JPS63250148A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085132A JPS63250148A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250148A true JPS63250148A (ja) | 1988-10-18 |
Family
ID=13850124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085132A Pending JPS63250148A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250148A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376589A (en) * | 1990-12-05 | 1994-12-27 | Robert Bosch Gmbh | Method of fabricating similar indexed dissociated chips |
| US5478945A (en) * | 1992-07-15 | 1995-12-26 | Taisho Pharmaceutical Co., Ltd. | Thiazoline derivatives |
| US6849957B2 (en) | 2000-05-30 | 2005-02-01 | Renesas Technology Corp. | Photomask including auxiliary mark area, semiconductor device and manufacturing method thereof |
| KR100831110B1 (ko) * | 2004-11-11 | 2008-05-20 | 야마하 가부시키가이샤 | 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 방법 |
| KR100856977B1 (ko) | 2004-11-11 | 2008-09-04 | 야마하 가부시키가이샤 | 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법 |
-
1987
- 1987-04-07 JP JP62085132A patent/JPS63250148A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376589A (en) * | 1990-12-05 | 1994-12-27 | Robert Bosch Gmbh | Method of fabricating similar indexed dissociated chips |
| US5478945A (en) * | 1992-07-15 | 1995-12-26 | Taisho Pharmaceutical Co., Ltd. | Thiazoline derivatives |
| US6849957B2 (en) | 2000-05-30 | 2005-02-01 | Renesas Technology Corp. | Photomask including auxiliary mark area, semiconductor device and manufacturing method thereof |
| KR100831110B1 (ko) * | 2004-11-11 | 2008-05-20 | 야마하 가부시키가이샤 | 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 방법 |
| KR100856977B1 (ko) | 2004-11-11 | 2008-09-04 | 야마하 가부시키가이샤 | 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10116866A (ja) | 半導体装置及び、この半導体装置とプローブカードとの位置決め方法 | |
| JPS60114968A (ja) | 推論システム | |
| JPS63250148A (ja) | 半導体装置 | |
| TW201921142A (zh) | 曝光系統對準及校正方法 | |
| JP2595962B2 (ja) | 半導体装置 | |
| JPH07120696B2 (ja) | 半導体装置の製造方法 | |
| JPS63262652A (ja) | フオトマスク | |
| JPS60226129A (ja) | 半導体装置 | |
| JPH03269433A (ja) | 投影露光マスク | |
| CN119356044B (zh) | 一种套刻标记测量区域生成方法及相关装置 | |
| JPH01124854A (ja) | フォトマスク | |
| JPH06202311A (ja) | 合せずれ測定方法 | |
| KR20200116491A (ko) | 결정 장치 및 이를 구비하는 칩 장착 장치 | |
| JPH01305344A (ja) | パターン欠陥検査装置 | |
| JPS62177923A (ja) | アライメント精度評価方法 | |
| JPS63266453A (ja) | 合わせ精度確認用パタ−ン | |
| JPS62249419A (ja) | 重ね合せ精度評価方法 | |
| JPS607199Y2 (ja) | テンプレ−ト | |
| JPS61144022A (ja) | フオトマスク | |
| JPH06252224A (ja) | 半導体装置 | |
| JPH03155644A (ja) | 半導体装置 | |
| KR20020088776A (ko) | 오버레이 계측 장치 | |
| JPH03139770A (ja) | Ｃａｄにおける機械図面の難易度測定方式 | |
| JPS61170672A (ja) | 液晶表示装置 | |
| JPH03268498A (ja) | 部品の実装位置入力方法および実装位置入力装置およびそれらを用いたｎｃデータ作成方法 |