JPS63250167A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63250167A JPS63250167A JP62085964A JP8596487A JPS63250167A JP S63250167 A JPS63250167 A JP S63250167A JP 62085964 A JP62085964 A JP 62085964A JP 8596487 A JP8596487 A JP 8596487A JP S63250167 A JPS63250167 A JP S63250167A
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- JP
- Japan
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- transistor
- epitaxial growth
- layer
- region
- growth layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧縦型バイポーラ
素子とＣ−ＭＯＳ素子を含むパイ・モス（Ｂｉ−ＭＯＳ
）半導体装置に関する。
素子とＣ−ＭＯＳ素子を含むパイ・モス（Ｂｉ−ＭＯＳ
）半導体装置に関する。
従来、高耐圧のバイポーラ素子と低電圧動作のＣＭＯＳ
素子を同一基板上に混在させる場合には、例えばＰ型基
板の上にＮ型エピタキシャル層を積み、そのエピタキシ
ャル層内にバイポーラおよびＣ−ＭＯＳの各素子が形成
される。この際、バイポーラ素子の中に高い電流増幅を
要求される縦型ＰＮＰ）ランジスタを含む場合には、ベ
ース領域となるこりＮ型エピタキシャル層を充分厚膜に
設定してコレクタ・エミッタ間のパンチスルー耐圧を向
上せしめるのが通常である。
素子を同一基板上に混在させる場合には、例えばＰ型基
板の上にＮ型エピタキシャル層を積み、そのエピタキシ
ャル層内にバイポーラおよびＣ−ＭＯＳの各素子が形成
される。この際、バイポーラ素子の中に高い電流増幅を
要求される縦型ＰＮＰ）ランジスタを含む場合には、ベ
ース領域となるこりＮ型エピタキシャル層を充分厚膜に
設定してコレクタ・エミッタ間のパンチスルー耐圧を向
上せしめるのが通常である。
第４図は縦型ＰＮＰトランジスタを含む従来のＢ １−
Ｍ０９半導体装置の断面図を示すものであるが、Ｎ−ｃ
ｈ ＭＯＳ）ＬランジスタＬ岨、Ｐ−ｃｈ ＭＯＳ
）ランジスタよ工、横型ＮＰＮトランジストＵおよび縦
型ＰＮＰトランジスタ４０を混在させるＰ型半導体基板
１上のＮ型エピタキシャル成長層２の膜厚はすでに述べ
た如く、縦型ＰＮＰトランジスタのパンチスルー耐圧を
充分設定する目的で通常２７μｍ程度の厚膜に形成され
る。ここで、３および４はそれぞれＣ−ＭＯＳトランジ
スタのＰウェルおよびＮウェルの各領域、５はＰ＋不純
物層からなる絶縁拡散領域、６および７はそれぞれ高耐
圧ＰＮＰトランジスタのエミッタ拡散層およびベース領
域、８および９はそのコレクタ側のＰ＋埋込層および絶
縁兼コレクタ取出拡散領域をそれぞれ示すものである。
Ｍ０９半導体装置の断面図を示すものであるが、Ｎ−ｃ
ｈ ＭＯＳ）ＬランジスタＬ岨、Ｐ−ｃｈ ＭＯＳ
）ランジスタよ工、横型ＮＰＮトランジストＵおよび縦
型ＰＮＰトランジスタ４０を混在させるＰ型半導体基板
１上のＮ型エピタキシャル成長層２の膜厚はすでに述べ
た如く、縦型ＰＮＰトランジスタのパンチスルー耐圧を
充分設定する目的で通常２７μｍ程度の厚膜に形成され
る。ここで、３および４はそれぞれＣ−ＭＯＳトランジ
スタのＰウェルおよびＮウェルの各領域、５はＰ＋不純
物層からなる絶縁拡散領域、６および７はそれぞれ高耐
圧ＰＮＰトランジスタのエミッタ拡散層およびベース領
域、８および９はそのコレクタ側のＰ＋埋込層および絶
縁兼コレクタ取出拡散領域をそれぞれ示すものである。
しかしながら、このようにエピタキシャル成長層を厚く
すると各素子間を分離する絶縁拡散領域の横方向の広が
りが拡大するのでチップサイズが大型化し生産性が低下
する。
すると各素子間を分離する絶縁拡散領域の横方向の広が
りが拡大するのでチップサイズが大型化し生産性が低下
する。
本発明の目的は、上記の状況に鑑み、エピタキシャル成
長層の膜厚を厚膜化することなく縦型バイポーラ・トラ
ンジスタのコレクタ・エミッタ間パンチスルー耐圧を向
上せしめたＢｉ−ＭＯ３構成の半導体装置を提供するこ
とである。
長層の膜厚を厚膜化することなく縦型バイポーラ・トラ
ンジスタのコレクタ・エミッタ間パンチスルー耐圧を向
上せしめたＢｉ−ＭＯ３構成の半導体装置を提供するこ
とである。
本発明によれば、半導体装置は、−導電型の半導体基板
と、前記半導体基板上に成長される逆導電型のエピタキ
シャル成長層と、前記エピタキシャル成長層内に混在し
て形成される縦型バイポーラ・トランジスタ素子および
Ｃ−ＭＯＳトランジスタ素子とを含み、前記縦型バイポ
ーラ・トランジスタ素子のベース領域を形成する前記エ
ピタキシャル成長層のエミッタ拡散層直下の領域には前
記ＣＭＯＳ）ランジスタ素子のウェル領域と同時拡散さ
れる前記エピタキシャル成長層と同じ逆導電型のウェル
領域が形成されることによらて構成される゛。
と、前記半導体基板上に成長される逆導電型のエピタキ
シャル成長層と、前記エピタキシャル成長層内に混在し
て形成される縦型バイポーラ・トランジスタ素子および
Ｃ−ＭＯＳトランジスタ素子とを含み、前記縦型バイポ
ーラ・トランジスタ素子のベース領域を形成する前記エ
ピタキシャル成長層のエミッタ拡散層直下の領域には前
記ＣＭＯＳ）ランジスタ素子のウェル領域と同時拡散さ
れる前記エピタキシャル成長層と同じ逆導電型のウェル
領域が形成されることによらて構成される゛。
すなわち、本発明によれば従来のエピタキシャル成長層
の膜厚を厚くする手段に代わってエピタキシャル成長層
と同一導電型のウェル領域を縦型バイポーラ・トランジ
スタにおけるエミッタ拡散層直下のベース領域内にＣ−
ＭＯＳトランジスタ素子のウェル領域と同一拡散工程で
形成することによってコレクタからの空乏層の伸びを押
さえ込む手段が採用される。このウェル領域の形成によ
ってエミッタ拡散層直下のベース領域濃度はエピタキシ
ャル成長層の濃度より１桁高くなるので、この高濃度不
純物領域がコレクタ側からの空乏層の延びを有効に押さ
えコレクタ・エミッタ間のパンチスルー耐圧を飛躍的に
増加せしめる。従って、従゛来回路耐圧６０Ｖの縦型バ
イポーラ・トランジスタを形成するに２７μｍ要してい
たエピタキシャル層の膜厚を一挙に１０μｍ程度に薄膜
化することができチップサイズの微小化を達成し得ると
共に、工程数を増加することなく同一基板上にＣ−Ｍｏ
５トランジスタ素子と容易に混在させて形成し得る。
の膜厚を厚くする手段に代わってエピタキシャル成長層
と同一導電型のウェル領域を縦型バイポーラ・トランジ
スタにおけるエミッタ拡散層直下のベース領域内にＣ−
ＭＯＳトランジスタ素子のウェル領域と同一拡散工程で
形成することによってコレクタからの空乏層の伸びを押
さえ込む手段が採用される。このウェル領域の形成によ
ってエミッタ拡散層直下のベース領域濃度はエピタキシ
ャル成長層の濃度より１桁高くなるので、この高濃度不
純物領域がコレクタ側からの空乏層の延びを有効に押さ
えコレクタ・エミッタ間のパンチスルー耐圧を飛躍的に
増加せしめる。従って、従゛来回路耐圧６０Ｖの縦型バ
イポーラ・トランジスタを形成するに２７μｍ要してい
たエピタキシャル層の膜厚を一挙に１０μｍ程度に薄膜
化することができチップサイズの微小化を達成し得ると
共に、工程数を増加することなく同一基板上にＣ−Ｍｏ
５トランジスタ素子と容易に混在させて形成し得る。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す高耐圧縦型ＰＮＰバイ
ポーラ・トランジスタを含むＢｉ−ＭＯ８半導体装置の
断面図である。本実施例によれば、本発明の半導体装置
は、Ｐ型半導体基板１と、膜厚１０μｍ程度のＮ型エピ
タキシャル成長層２と、このエピタキシャル成長層２内
に混在して形成されるＮ−ｃｈ ＭＯＳ）ランジスタ
１０、Ｐ−ｃｈ ＭＯＳトランジスタ２０．横型ＮＰ
Ｎトランジスタ１±およびＰ−ｃｈ ＭＯＳトランジ
スタ２０のＮウェル領域４と同一拡散工程で形成される
Ｎウェル領域１１をエミッタ拡散層６直下のベース領域
７内に設けた縦型ＰＮＰトランジスタ４０とを含む。こ
こで、その他の各符号は従来構造図を示す第４図と全て
同一部分を示す。本実施例の半導体装置はつぎの諸工程
により容易に形成することが可能である。
ポーラ・トランジスタを含むＢｉ−ＭＯ８半導体装置の
断面図である。本実施例によれば、本発明の半導体装置
は、Ｐ型半導体基板１と、膜厚１０μｍ程度のＮ型エピ
タキシャル成長層２と、このエピタキシャル成長層２内
に混在して形成されるＮ−ｃｈ ＭＯＳ）ランジスタ
１０、Ｐ−ｃｈ ＭＯＳトランジスタ２０．横型ＮＰ
Ｎトランジスタ１±およびＰ−ｃｈ ＭＯＳトランジ
スタ２０のＮウェル領域４と同一拡散工程で形成される
Ｎウェル領域１１をエミッタ拡散層６直下のベース領域
７内に設けた縦型ＰＮＰトランジスタ４０とを含む。こ
こで、その他の各符号は従来構造図を示す第４図と全て
同一部分を示す。本実施例の半導体装置はつぎの諸工程
により容易に形成することが可能である。
第２図（ａ）〜（Ｃ）は本発明半導体装置を製造する際
の一工程順序図で、まず第１図（ａ）の如くＰ型半導体
基板１上にＰ１埋込層５ａ、８および９ ａ 、、 Ｎ
＋埋込層１２をそれぞれ形成した後、濃度５ Ｘ １．
０１４ｃｍ−３のＮ型エピタキシャル成長膜２を膜厚１
０μｍに成長させ、Ｎ−ｃＨＭＯＳトランジスタ１０を
形成する領域にボロン（Ｂ）を５．ＯＸ １０１２ｃｍ
−２の濃度にイオン注入してＰ型ウェル領域３を形成し
、また、Ｐ−ｃｈＭＯ８）ランジスタ２０を形成する領
域および縦型ＰＮＰ）ランジスタ４０を形成する領域に
リン（Ｐ）を１．ＯＸ １０１３ｃｍ−２の濃度でそれ
ぞれイオン注入し、更に温度１２００°Ｃで数時間熱処
理してジャンクション深さ４μｍのＮ型ウェル領域４お
よび１１を同時に形成する。つぎに第２図（ｂ）のよう
に再びＰ＋層５ｂおよび９ｂをそれぞれ拡散して絶縁拡
散領域５および絶縁兼コレクタ取出拡散領域９を形成し
た後厚膜絶縁酸化膜１３を公知技術を用いて形成する。
の一工程順序図で、まず第１図（ａ）の如くＰ型半導体
基板１上にＰ１埋込層５ａ、８および９ ａ 、、 Ｎ
＋埋込層１２をそれぞれ形成した後、濃度５ Ｘ １．
０１４ｃｍ−３のＮ型エピタキシャル成長膜２を膜厚１
０μｍに成長させ、Ｎ−ｃＨＭＯＳトランジスタ１０を
形成する領域にボロン（Ｂ）を５．ＯＸ １０１２ｃｍ
−２の濃度にイオン注入してＰ型ウェル領域３を形成し
、また、Ｐ−ｃｈＭＯ８）ランジスタ２０を形成する領
域および縦型ＰＮＰ）ランジスタ４０を形成する領域に
リン（Ｐ）を１．ＯＸ １０１３ｃｍ−２の濃度でそれ
ぞれイオン注入し、更に温度１２００°Ｃで数時間熱処
理してジャンクション深さ４μｍのＮ型ウェル領域４お
よび１１を同時に形成する。つぎに第２図（ｂ）のよう
に再びＰ＋層５ｂおよび９ｂをそれぞれ拡散して絶縁拡
散領域５および絶縁兼コレクタ取出拡散領域９を形成し
た後厚膜絶縁酸化膜１３を公知技術を用いて形成する。
最後に、第２図（Ｃ）に示すように横型ＮＰＮ）ランジ
スタ３０のベース領域と共に縦型ＰＮＰ）ランジスタ±
立！エミッタ拡散層６をボロン（Ｂ）のイオン注入（１
，ＯＸ １０１４ｃｍ−２）と熱処理とによって同時に
形成し、更にＮＰＮトランジスタ１更のエミッタ領域を
形成すれば各素子の形成は完了する。
スタ３０のベース領域と共に縦型ＰＮＰ）ランジスタ±
立！エミッタ拡散層６をボロン（Ｂ）のイオン注入（１
，ＯＸ １０１４ｃｍ−２）と熱処理とによって同時に
形成し、更にＮＰＮトランジスタ１更のエミッタ領域を
形成すれば各素子の形成は完了する。
本実施例によれば、Ｎウェル領域１１の形成によりこの
部分のＮ型エピタキシャルＮ２の不純物濃度が１桁程度
高くなるので縦型ＰＮＰ）ランジスタ４０のコレクタか
らエミッタへの空乏層の延びはこの部分で完全に押さえ
込むことができる。
部分のＮ型エピタキシャルＮ２の不純物濃度が１桁程度
高くなるので縦型ＰＮＰ）ランジスタ４０のコレクタか
らエミッタへの空乏層の延びはこの部分で完全に押さえ
込むことができる。
すなわち、Ｎ型エピタキシャル層２の膜厚が従来の１／
３程度にまで薄膜化されているにもかかわらず縦型ＰＮ
Ｐトランジスタ４０のエミッタ・コレクタ間のパンチス
ルー耐圧を７０Ｖ以上に設定することが可能となり、且
つ絶縁拡散領域５の横方の広がりを縮減し得てチップサ
イズを従来の６０％以下にまで縮小し得る。
３程度にまで薄膜化されているにもかかわらず縦型ＰＮ
Ｐトランジスタ４０のエミッタ・コレクタ間のパンチス
ルー耐圧を７０Ｖ以上に設定することが可能となり、且
つ絶縁拡散領域５の横方の広がりを縮減し得てチップサ
イズを従来の６０％以下にまで縮小し得る。
第３図は本発明の他の実施例を示す高耐圧縦型ＰＮＰバ
イポーラ・トランジスタを含むＢｉ−ＭＯＳ半導体装置
の断面図である。本実施例は高耐圧縦型バイポーラ・ト
ランジスタがコレクタ・フローティングの縦型ＰＮＰ
トランジスタ５０を含む場合を示す。すなわち、Ｐ＋埋
込層８はＮ＋埋込層１２を介しＰ型半導体基板１とは絶
縁し且つ絶縁兼コレクタ取出拡散領域９と接続するよう
に設けられる。この構造の場合でもコレクタ・フローテ
ィング縦型ＰＮＰ）ランジスタ５０のコレクタ・エミッ
タ間パンチスルー耐圧は横型ＮＰＮ１ヘランジスタ１止
のコレクタ・エミッタ間耐圧とは無関係に高耐圧に設定
し得る効果がある。以上は高耐圧の縦型トランジスタが
全てＰＮＰ構成の場合についてのみ説明したがＮＰＮ構
成の場合についても全く同様に実施し得ることも極めて
明らかなことである。
イポーラ・トランジスタを含むＢｉ−ＭＯＳ半導体装置
の断面図である。本実施例は高耐圧縦型バイポーラ・ト
ランジスタがコレクタ・フローティングの縦型ＰＮＰ
トランジスタ５０を含む場合を示す。すなわち、Ｐ＋埋
込層８はＮ＋埋込層１２を介しＰ型半導体基板１とは絶
縁し且つ絶縁兼コレクタ取出拡散領域９と接続するよう
に設けられる。この構造の場合でもコレクタ・フローテ
ィング縦型ＰＮＰ）ランジスタ５０のコレクタ・エミッ
タ間パンチスルー耐圧は横型ＮＰＮ１ヘランジスタ１止
のコレクタ・エミッタ間耐圧とは無関係に高耐圧に設定
し得る効果がある。以上は高耐圧の縦型トランジスタが
全てＰＮＰ構成の場合についてのみ説明したがＮＰＮ構
成の場合についても全く同様に実施し得ることも極めて
明らかなことである。
以上詳細に説明したように本発明によればＣ−ＭＯＳト
ランジスタ素子のウェル領域を形成するのと同時に縦型
トランジスタ素子のベース領域を形成するエピタキシャ
ル成長層内にウェル領域を形成してこのエピタキシャル
領域の不純物濃度を１桁多く設定することにより、縦型
トランジスタのコレクタからの空乏層の伸びを押さえコ
レクタ・エミッタ間のバンチスルー耐圧を著しく向上せ
しめ得るので、エピタキシャル成長層の膜厚を実用上１
／３程度にまで薄膜化されチップサイズが６０％に迄縮
小された微小Ｂ１−ＭＯＳ半導体装置を容易に実現する
ことができる。
ランジスタ素子のウェル領域を形成するのと同時に縦型
トランジスタ素子のベース領域を形成するエピタキシャ
ル成長層内にウェル領域を形成してこのエピタキシャル
領域の不純物濃度を１桁多く設定することにより、縦型
トランジスタのコレクタからの空乏層の伸びを押さえコ
レクタ・エミッタ間のバンチスルー耐圧を著しく向上せ
しめ得るので、エピタキシャル成長層の膜厚を実用上１
／３程度にまで薄膜化されチップサイズが６０％に迄縮
小された微小Ｂ１−ＭＯＳ半導体装置を容易に実現する
ことができる。
第１図は本発明の一実施例を示す高耐圧縦型ＰＮＰバイ
ポーラ・トランジスタを含むＢｉ−ＭＯＳ半導体装置の
断面図、第２図（ａ）〜（Ｃ）は本発明半導体装置を製
造する際の一工程順序図、第３図は本発明の他の実施例
を示す高耐圧縦型ＰＮＰバイポーラ・トランジスタを含
むＢｉ−Ｍ ＯＳ半導体装置の断面図、第４図は縦型Ｐ
ＮＰトランジスタを含む従来のＢ ｉ −ＭＯＳ半導体
装置の断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型エピタキシャル
成長層、３・・・Ｐウェル領域、４，１１・・・Ｎウェ
ル領域、５・・・絶縁拡散領域、６・・・エミッタ拡散
層、７・・・ベース領域、８・・・Ｐ１埋込層、１０
・Ｎ −ｃｈ’ＭＯ３）ランジスタ、２０−甲Ｐ −ｃ
ｈＭｏｓｔ〜ランジスタ、３０−・・横型ＮＰＮ （
バイポーラ）・トランジスタ、４０ ・Ｉｔｉ：型ＰＮ
Ｐ （バイポーラ）・トランジスタ、５０−・・コレク
タ・フローティング縦型ＰＮＰ （バイポーラ）・トラ
ンジスタ、１２・・・Ｎ＋埋込層、１３・・・厚膜絶縁
酸化膜。
ポーラ・トランジスタを含むＢｉ−ＭＯＳ半導体装置の
断面図、第２図（ａ）〜（Ｃ）は本発明半導体装置を製
造する際の一工程順序図、第３図は本発明の他の実施例
を示す高耐圧縦型ＰＮＰバイポーラ・トランジスタを含
むＢｉ−Ｍ ＯＳ半導体装置の断面図、第４図は縦型Ｐ
ＮＰトランジスタを含む従来のＢ ｉ −ＭＯＳ半導体
装置の断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型エピタキシャル
成長層、３・・・Ｐウェル領域、４，１１・・・Ｎウェ
ル領域、５・・・絶縁拡散領域、６・・・エミッタ拡散
層、７・・・ベース領域、８・・・Ｐ１埋込層、１０
・Ｎ −ｃｈ’ＭＯ３）ランジスタ、２０−甲Ｐ −ｃ
ｈＭｏｓｔ〜ランジスタ、３０−・・横型ＮＰＮ （
バイポーラ）・トランジスタ、４０ ・Ｉｔｉ：型ＰＮ
Ｐ （バイポーラ）・トランジスタ、５０−・・コレク
タ・フローティング縦型ＰＮＰ （バイポーラ）・トラ
ンジスタ、１２・・・Ｎ＋埋込層、１３・・・厚膜絶縁
酸化膜。
Claims (1)
- 一導電型の半導体基板と、前記半導体基板上に成長され
る逆導電型のエピタキシャル成長層と、前記エピタキシ
ャル成長層内に混在して形成される縦型バイポーラ・ト
ランジスタ素子およびＣ−ＭＯＳトランジスタ素子とを
含んで成り、前記縦型バイポーラ・トランジスタ素子の
ベース領域を形成する前記エピタキシャル成長層のエミ
ッタ拡散層直下の領域には前記Ｃ−ＭＯＳトランジスタ
素子のウェル領域と同時拡散される前記エピタキシャル
成長層と同じ逆導電型のウェル領域が形成されることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085964A JPS63250167A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085964A JPS63250167A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250167A true JPS63250167A (ja) | 1988-10-18 |
Family
ID=13873420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085964A Pending JPS63250167A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
| JPH03129874A (ja) * | 1989-10-16 | 1991-06-03 | Nec Yamagata Ltd | Ｂｉ―ＣＭＯＳ集積回路 |
-
1987
- 1987-04-07 JP JP62085964A patent/JPS63250167A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
| JPH03129874A (ja) * | 1989-10-16 | 1991-06-03 | Nec Yamagata Ltd | Ｂｉ―ＣＭＯＳ集積回路 |
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