JPH02139961A - バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 - Google Patents
バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法Info
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- JPH02139961A JPH02139961A JP63292387A JP29238788A JPH02139961A JP H02139961 A JPH02139961 A JP H02139961A JP 63292387 A JP63292387 A JP 63292387A JP 29238788 A JP29238788 A JP 29238788A JP H02139961 A JPH02139961 A JP H02139961A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラ・ＣＭＯＳ半導体装置における
高性能な横型ＰＮＰ トランジスタの製造方法に関する
。
高性能な横型ＰＮＰ トランジスタの製造方法に関する
。
従来、バイポーラ・ＣＭＯＳ半導体装置において、横型
ＰＮＰトランジスタは、縦型ＮＰＮトランジスタを形成
するプロセスと同一のプロセスを用いて形成されでおり
１、ベース領域にはｎ−エピタキシャル層を用い、また
ｐ＋エミッタ層及びコレクタ層には縦型ＮＰＮ トラン
ジスタのベース領域を形成する拡散層と同一の拡散層を
用いて形成されている。
ＰＮＰトランジスタは、縦型ＮＰＮトランジスタを形成
するプロセスと同一のプロセスを用いて形成されでおり
１、ベース領域にはｎ−エピタキシャル層を用い、また
ｐ＋エミッタ層及びコレクタ層には縦型ＮＰＮ トラン
ジスタのベース領域を形成する拡散層と同一の拡散層を
用いて形成されている。
゛第３図に、従来の横型ＰＮＰ トランジスタの構成例
を示す０図において、１０１はｐ−基板、１０２は基板
１上に拡散形成されたｎ′″埋め込み層、１０３は基板
１０１及びｎ゛埋込層１０２上に形成されたｎ−エピタ
キシャル層である。１０５はｎ’ −ＣＮ拡散層、１０
６は縦型ＮＰＮトランジスタのベース領域を形成するｐ
４拡ＩｐＩＩＮと同一拡散層で形成されたエミッタ領域
及びコレクタ領域である。１０Ｂはｎ＋拡散層、１０９
はｐアイソレージ５フ層、１１０は分離用酸化膜である
。
を示す０図において、１０１はｐ−基板、１０２は基板
１上に拡散形成されたｎ′″埋め込み層、１０３は基板
１０１及びｎ゛埋込層１０２上に形成されたｎ−エピタ
キシャル層である。１０５はｎ’ −ＣＮ拡散層、１０
６は縦型ＮＰＮトランジスタのベース領域を形成するｐ
４拡ＩｐＩＩＮと同一拡散層で形成されたエミッタ領域
及びコレクタ領域である。１０Ｂはｎ＋拡散層、１０９
はｐアイソレージ５フ層、１１０は分離用酸化膜である
。
一方、最近においては、横型ＰＮＰトランジスタをＣＭ
ＯＳトランジスタのプロセスと同一プロセスを用いて形
成するアイデアが、特開昭６２−６５３６３号公報等に
おいて提案されている。第４図は、かかる０ＭＯＳトラ
ンジスタプロセスを用いて形成した横型ＰＮＰ トラン
ジスタの構成例を示す図である０図に示すように、Ｐ−
ＭＯＳトランジスタのｎウェル領域と同じ拡散層１０４
でベース領域を形成したのち、ゲートポリシリコン１１
１を形成し、次いでこのゲートポリシリコン１１１を利
用してセルファライン的にＰ＋エミッタ及びｐ◆コレク
タ拡散層１０７を形成するものである。なおこの場合、
前記エミッタ及びコレクタ拡散層１０７は、Ｐ−ＭＯＳ
トランジスタのソース・ドレイン領域を形成する拡散
層と同一の浅い且つ高濃度の拡散層で形成される。
ＯＳトランジスタのプロセスと同一プロセスを用いて形
成するアイデアが、特開昭６２−６５３６３号公報等に
おいて提案されている。第４図は、かかる０ＭＯＳトラ
ンジスタプロセスを用いて形成した横型ＰＮＰ トラン
ジスタの構成例を示す図である０図に示すように、Ｐ−
ＭＯＳトランジスタのｎウェル領域と同じ拡散層１０４
でベース領域を形成したのち、ゲートポリシリコン１１
１を形成し、次いでこのゲートポリシリコン１１１を利
用してセルファライン的にＰ＋エミッタ及びｐ◆コレク
タ拡散層１０７を形成するものである。なおこの場合、
前記エミッタ及びコレクタ拡散層１０７は、Ｐ−ＭＯＳ
トランジスタのソース・ドレイン領域を形成する拡散
層と同一の浅い且つ高濃度の拡散層で形成される。
また、”Ａ ３Ｇ）ｆｚ Ｌａｔｅｒａｌ ＰＮＰ Ｔ
ｒａｎｓｉｓｔｏｒ’ （Ｋ。
ｒａｎｓｉｓｔｏｒ’ （Ｋ。
Ｎａｋａｚａｔｏ他、夏ＥＤＭ８６． Ｐ４１６）に
は、５ＩＣＯ８法によりセルファライン的に形成される
超高速の横型ＰＮＰ トランジスタが開示されており、
更には−“１．２５．ｕｍ Ｄｅｅｐ−Ｇｒｏｏｖｅ−
３ｓｏｌａｔｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｉ
ｐｏｌａｒ Ｃ１ｒｃｕｉｔｓ” ［Ｄ、 Ｄ、 、
Ｔａｎｇ ｅｔ ａｌ＋ＩＥＥＥ Ｊ、 ５ｏｌ
ｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ＋ ５Ｃ−
１７，Ｎｏ、 ５（１９８Ｂ） Ｐ９２５１には、超
高速バイポーラプロセス専用に作られたギガヘルツ以上
の高速横型ＰＮＰ トランジスタが開示されているが、
いずれも民生用機器には利用できないものである。
は、５ＩＣＯ８法によりセルファライン的に形成される
超高速の横型ＰＮＰ トランジスタが開示されており、
更には−“１．２５．ｕｍ Ｄｅｅｐ−Ｇｒｏｏｖｅ−
３ｓｏｌａｔｅｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｉ
ｐｏｌａｒ Ｃ１ｒｃｕｉｔｓ” ［Ｄ、 Ｄ、 、
Ｔａｎｇ ｅｔ ａｌ＋ＩＥＥＥ Ｊ、 ５ｏｌ
ｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ＋ ５Ｃ−
１７，Ｎｏ、 ５（１９８Ｂ） Ｐ９２５１には、超
高速バイポーラプロセス専用に作られたギガヘルツ以上
の高速横型ＰＮＰ トランジスタが開示されているが、
いずれも民生用機器には利用できないものである。
ところで、第３図に示した従来の横型ＰＮＰトランジス
タにおいては、ベース領域の濃度はエピタキシャル層１
０３の濃度で定まるが、このエピタキシャル層濃度は縦
型ＮＰＮトランジスタの耐圧。
タにおいては、ベース領域の濃度はエピタキシャル層１
０３の濃度で定まるが、このエピタキシャル層濃度は縦
型ＮＰＮトランジスタの耐圧。
容量、速度の制約によって定められているため、通常Ｉ
ＸＩＯ”ｃｍ−”以下の薄い濃°度に設定されている
。このような低い濃度のベース領域をもつ横型ＰＮＰ
トランジスタにおいて、耐圧を確保しようとすると、ベ
ース幅を十分広げなければ所定のパンチスル耐圧が得ら
れないという間暉点がある。
ＸＩＯ”ｃｍ−”以下の薄い濃°度に設定されている
。このような低い濃度のベース領域をもつ横型ＰＮＰ
トランジスタにおいて、耐圧を確保しようとすると、ベ
ース幅を十分広げなければ所定のパンチスル耐圧が得ら
れないという間暉点がある。
これを回避するためベース幅を広げると、ベース領域に
蓄積されるキャリアのためトランジシラン周波数ｆＴが
低くなり、且つ高注入条件が低いエミッタ・ベース電圧
で始まるため、ニー電流が小さくなるという問題点があ
った。
蓄積されるキャリアのためトランジシラン周波数ｆＴが
低くなり、且つ高注入条件が低いエミッタ・ベース電圧
で始まるため、ニー電流が小さくなるという問題点があ
った。
またこの従来の横型ＰＮＰ トランジスタのエミッタ領
域は、縦型ＮＰＮトランジスタのベース領域と同時に形
成されるため、このエミッタ領域は深く且つ低濃度に形
成される。このためエミッタ効率が悪く、電流増幅率ｈ
ｒｔが低いという問題点があつた。
域は、縦型ＮＰＮトランジスタのベース領域と同時に形
成されるため、このエミッタ領域は深く且つ低濃度に形
成される。このためエミッタ効率が悪く、電流増幅率ｈ
ｒｔが低いという問題点があつた。
一方、第４図に示した従来の横型ＰＮＰ トランジスタ
においては、ベース領域がＰ−ＭＯＳトランジスタと同
様な構造となっているため、ポリシリコン１１１の電位
によって表面状態が変化する可能性があり、またベース
領域はｎウェル領域１０４だけで形成されているため、
ベース直列抵抗が高いという問題点がある。更にコレク
タ領域は、Ｐ−ＭＯＳトランジスタのソース・ドレイン
拡散層と同一工程の拡散層１０７で形成されているため
十分深くできず、コレクタ効率が悪いという問題点があ
った。
においては、ベース領域がＰ−ＭＯＳトランジスタと同
様な構造となっているため、ポリシリコン１１１の電位
によって表面状態が変化する可能性があり、またベース
領域はｎウェル領域１０４だけで形成されているため、
ベース直列抵抗が高いという問題点がある。更にコレク
タ領域は、Ｐ−ＭＯＳトランジスタのソース・ドレイン
拡散層と同一工程の拡散層１０７で形成されているため
十分深くできず、コレクタ効率が悪いという問題点があ
った。
本発明は、従来の横型ＰＮＰトランジスタにおける上記
問題点を解決するためになされたもので、バイポーラ・
ＣＭＯ３半導体装置における高性能な横型ＰＮＰ ｌ−
ランジスタの製造方法を提供することを目的とする。
問題点を解決するためになされたもので、バイポーラ・
ＣＭＯ３半導体装置における高性能な横型ＰＮＰ ｌ−
ランジスタの製造方法を提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、少なくともＮ−ＭＯＳ トラン
ジスタ、Ｐ−ＭＯＳトランジスタ、縦型ＮＰＮ トラン
ジスタ、横型ＰＮＰ トランジスタを基板上に一体的に
形成したバイポーラ・ＣＭＯ３半導体装置において、前
記横型ＰＮＰトランジスタを、前記縦型ＮＰＮ トラン
ジスタのプロセスの一部と前記ＣＭＯＳトランジスタの
プロセスの一部とを合わせ用いて形成するものである。
決するため、本発明は、少なくともＮ−ＭＯＳ トラン
ジスタ、Ｐ−ＭＯＳトランジスタ、縦型ＮＰＮ トラン
ジスタ、横型ＰＮＰ トランジスタを基板上に一体的に
形成したバイポーラ・ＣＭＯ３半導体装置において、前
記横型ＰＮＰトランジスタを、前記縦型ＮＰＮ トラン
ジスタのプロセスの一部と前記ＣＭＯＳトランジスタの
プロセスの一部とを合わせ用いて形成するものである。
上記のように、縦型ＮＰＮトランジスタのプロセスの一
部及びＣＭＯＳトランジスタのプロセスの一部を合わせ
用いる場合、ベース領域を、ｎ＋埋め込み層、ｎ−エビ
タキシャ７Ｌ；層及びＰ−ＭＯＳトランジスタの低濃度
のｎウェル層と同一の拡散層を用いて形成することがで
き、これにより表面反転層や表面再結合の影響が受けに
くくなり、また高いコレクターエミッタ耐圧、高いニー
電流及び高いトランジション周波数ｆ７をもつ横型ＰＮ
Ｐトランジスタを得ることができる。
部及びＣＭＯＳトランジスタのプロセスの一部を合わせ
用いる場合、ベース領域を、ｎ＋埋め込み層、ｎ−エビ
タキシャ７Ｌ；層及びＰ−ＭＯＳトランジスタの低濃度
のｎウェル層と同一の拡散層を用いて形成することがで
き、これにより表面反転層や表面再結合の影響が受けに
くくなり、また高いコレクターエミッタ耐圧、高いニー
電流及び高いトランジション周波数ｆ７をもつ横型ＰＮ
Ｐトランジスタを得ることができる。
またエミッタ領域を、Ｐ−ＭＯＳトランジスタの高濃度
でシャロー化したソース・ドレイン領域と同一の拡散層
を用いて形成することが可能となり、これによりエミッ
タガンメル定数が増加して高い電流増幅率ｈＦｔをもつ
横型ＰＮＰトランジスタを得ることができる。
でシャロー化したソース・ドレイン領域と同一の拡散層
を用いて形成することが可能となり、これによりエミッ
タガンメル定数が増加して高い電流増幅率ｈＦｔをもつ
横型ＰＮＰトランジスタを得ることができる。
またコレクタ領域を、縦型ＮＰＮトランジスタの中濃度
のｐ型ベース領域と同一の拡散層を用いて形成すること
ができ、それにより高いコレクタ効率と高いアーリ電圧
をもつ横型ＰＮＰ トランジスタを得ることが可能とな
る。
のｐ型ベース領域と同一の拡散層を用いて形成すること
ができ、それにより高いコレクタ効率と高いアーリ電圧
をもつ横型ＰＮＰ トランジスタを得ることが可能とな
る。
以下実施例について説明する。第１図へ〜の）は、本発
明に係る横型ＰＮＰ ｌ−ランジスタを含むバイポーラ
・ＣＭＯ３半導体装置の製造方法の一実施例を示す製造
工程図であり、第２図は、その製造工程により得られた
横型ＰＮＰトランジスタの拡大断面図である。次に第１
図へ〜ＣＤ）に基づいて製造工程を説明する。まず第１
図へに示すように、Ｐ−基板１にｎ゛高濃度埋め込み層
２及びＰ゛埋め込み層８を拡散形成する。これらの拡散
層の形成方法は、ｓｂやＡｓの気相拡散法でもよいし、
またイオン注入法によってもよく、特にｐ゛埋め込み層
８の形成にはＢ１のイオン注入法がよく使用される。こ
の際形成されたｎ゛埋め込み層２は横型ＰＮＰ トラン
ジスタにおいてはベース電極層に使用され、縦型ＮＰＮ
トランジスタにおいてはコレクタ埋め込み層として用い
られる。またＰ◆埋め込みＮ８ばアイソレージ日ン耐圧
鐙保用に用いられる。次いでｎ−エピタキシャル層３を
成長させる。このエピタキシャル層３の厚さ及び濃度は
、本発明における横型ＰＮＰ トランジスタに対しては
、その特性に殆ど影響を与えないので、このエピタキシ
ャル層３のパラメータは、特に縦型ＮＰＮトランジスタ
の特性に合わせて設定される。
明に係る横型ＰＮＰ ｌ−ランジスタを含むバイポーラ
・ＣＭＯ３半導体装置の製造方法の一実施例を示す製造
工程図であり、第２図は、その製造工程により得られた
横型ＰＮＰトランジスタの拡大断面図である。次に第１
図へ〜ＣＤ）に基づいて製造工程を説明する。まず第１
図へに示すように、Ｐ−基板１にｎ゛高濃度埋め込み層
２及びＰ゛埋め込み層８を拡散形成する。これらの拡散
層の形成方法は、ｓｂやＡｓの気相拡散法でもよいし、
またイオン注入法によってもよく、特にｐ゛埋め込み層
８の形成にはＢ１のイオン注入法がよく使用される。こ
の際形成されたｎ゛埋め込み層２は横型ＰＮＰ トラン
ジスタにおいてはベース電極層に使用され、縦型ＮＰＮ
トランジスタにおいてはコレクタ埋め込み層として用い
られる。またＰ◆埋め込みＮ８ばアイソレージ日ン耐圧
鐙保用に用いられる。次いでｎ−エピタキシャル層３を
成長させる。このエピタキシャル層３の厚さ及び濃度は
、本発明における横型ＰＮＰ トランジスタに対しては
、その特性に殆ど影響を与えないので、このエピタキシ
ャル層３のパラメータは、特に縦型ＮＰＮトランジスタ
の特性に合わせて設定される。
次に第１図（Ｂ）に示すように、ＣＮ引き上げ部を構成
する高濃度ｎ型拡散層５．ｎ型ウェル層４゜及びｐ型ウ
ェル層９を、次々にイオン打ち込みを行い引き伸ばし拡
散して形成する。この際、横型ＰＮＰ トランジスタに
おいては、ｒｉ型型数散層５ベース引き上げ電極を、ｎ
型ウェル層４はベース領域を形成する。このｎ型ウェル
層４はＰ−ＭＯＳトランジスタの耐圧を確保するように
、１〜Ｉ；ＸＩＯ”ｅｌｌ−”の濃度で、且つ１〜２．
０μｍの深さで形成されるが、この条件は横型ＰＮＰ
トランジスタのベース領域としても最適な値となってい
る。
する高濃度ｎ型拡散層５．ｎ型ウェル層４゜及びｐ型ウ
ェル層９を、次々にイオン打ち込みを行い引き伸ばし拡
散して形成する。この際、横型ＰＮＰ トランジスタに
おいては、ｒｉ型型数散層５ベース引き上げ電極を、ｎ
型ウェル層４はベース領域を形成する。このｎ型ウェル
層４はＰ−ＭＯＳトランジスタの耐圧を確保するように
、１〜Ｉ；ＸＩＯ”ｅｌｌ−”の濃度で、且つ１〜２．
０μｍの深さで形成されるが、この条件は横型ＰＮＰ
トランジスタのベース領域としても最適な値となってい
る。
次に第１図（０に示すように、ＬＯＣＯ３法により酸化
膜１０を形成して素子間のアイソレージ５ンとする。こ
のＬＯＣＯＳ法Ｖ゛よイ、酸化膜ｌＯは公知の方法でＳ
ｉ３Ｎ４をマスクとして選択酸化により形成する。この
酸化膜１０により横型ＰＮＰ ｌ−ランジスタにおいて
は、ベース部とエミッタ・コレクタ部とを分離するが、
この酸化膜１０をベース領域を構成するｎ型ウェル層４
と、少なくとも１ｐｍ以上オーバラフプさせるように形
成する。これにより素子のアイソレージロン耐圧を向上
させ、且つ寄生ＭＯ３の動作を抑制することができる。
膜１０を形成して素子間のアイソレージ５ンとする。こ
のＬＯＣＯＳ法Ｖ゛よイ、酸化膜ｌＯは公知の方法でＳ
ｉ３Ｎ４をマスクとして選択酸化により形成する。この
酸化膜１０により横型ＰＮＰ ｌ−ランジスタにおいて
は、ベース部とエミッタ・コレクタ部とを分離するが、
この酸化膜１０をベース領域を構成するｎ型ウェル層４
と、少なくとも１ｐｍ以上オーバラフプさせるように形
成する。これにより素子のアイソレージロン耐圧を向上
させ、且つ寄生ＭＯ３の動作を抑制することができる。
次に第１図の）に示すように、横型ＰＮＰトランジスタ
のコレクタ領域と縦型ＮＰＮ トランジスタのベース領
域を構成するｐ゛拡散層６をイオン打ち込みにより形成
する。この横型ＰＮＰ トランジスタのコレクタ領域を
形成するｐ００拡散６は、次に述べるエミッタ領域より
深く且つ濃度を低（することにより、コレクタ効率の向
上と、アーリ電圧の増加に寄与するようにしている０次
いで、ゲートポリシリコン１１をデボジシ町ンで形成し
たのち、横型ＰＮＰ トランジスタのエミッタ領域及び
コレクタ電極取り出し層並びにＰ−ＭＯＳトランジスタ
のソース・ドレイン領域をｐ００拡散７で同時に形成し
、また横型ＰＮＰ トランジスタのベース電極取り出し
層、縦型ＮＰＮトランジスタのエミッタ領域及びコレク
タ電極取り出し層、Ｎ−ＭＯＳトランジスタのソース・
ドレイン領域をｎ０拡散層１２で同時に形成する。Ｎ−
ＭＯＳトランジスタのソース・ドレイン領域と同時に形
成される横型ＰＮＰ トランジスタのエミッタ領域は、
浅く且つｌＯＲ＠ＣＩ −’以上の高濃度で形成される
。その後、ＰＳＧ等によりパフシベーシゴン膜１３を形
成し、次いで電極取り出し用の窓開けを行って所定の配
線を施すことによりバイポーラ・ＣＭＯＳ半導体装置が
完成し、第２図に示すような横型ＰＮＰトランジスタが
得られる。
のコレクタ領域と縦型ＮＰＮ トランジスタのベース領
域を構成するｐ゛拡散層６をイオン打ち込みにより形成
する。この横型ＰＮＰ トランジスタのコレクタ領域を
形成するｐ００拡散６は、次に述べるエミッタ領域より
深く且つ濃度を低（することにより、コレクタ効率の向
上と、アーリ電圧の増加に寄与するようにしている０次
いで、ゲートポリシリコン１１をデボジシ町ンで形成し
たのち、横型ＰＮＰ トランジスタのエミッタ領域及び
コレクタ電極取り出し層並びにＰ−ＭＯＳトランジスタ
のソース・ドレイン領域をｐ００拡散７で同時に形成し
、また横型ＰＮＰ トランジスタのベース電極取り出し
層、縦型ＮＰＮトランジスタのエミッタ領域及びコレク
タ電極取り出し層、Ｎ−ＭＯＳトランジスタのソース・
ドレイン領域をｎ０拡散層１２で同時に形成する。Ｎ−
ＭＯＳトランジスタのソース・ドレイン領域と同時に形
成される横型ＰＮＰ トランジスタのエミッタ領域は、
浅く且つｌＯＲ＠ＣＩ −’以上の高濃度で形成される
。その後、ＰＳＧ等によりパフシベーシゴン膜１３を形
成し、次いで電極取り出し用の窓開けを行って所定の配
線を施すことによりバイポーラ・ＣＭＯＳ半導体装置が
完成し、第２図に示すような横型ＰＮＰトランジスタが
得られる。
上記実施例では、素子分離のためのアイソレージロンは
、ＬＯＣＯ３法による酸化膜により行ったものを示した
が、このアイソレーションはアイソプレーナ法により行
ってもよ（、またＵ型アイソレーション等の誘電体埋め
込み法によって行ってもよい、また素子分離用の拡散層
に関しても、ｐ−ウェル層９を用いずに、ｐ−エピタキ
シャル層を用いて形成してもよい、この場合は、ｎウェ
ル層４をｎ゛埋め込み層２まで十分深く引き延ばすか、
あるいは薄いｐ−エピタキシャル層を用いる必要がある
。またこの場合は、素子分離用のｐ゛埋め込み層８を省
略することもできる。
、ＬＯＣＯ３法による酸化膜により行ったものを示した
が、このアイソレーションはアイソプレーナ法により行
ってもよ（、またＵ型アイソレーション等の誘電体埋め
込み法によって行ってもよい、また素子分離用の拡散層
に関しても、ｐ−ウェル層９を用いずに、ｐ−エピタキ
シャル層を用いて形成してもよい、この場合は、ｎウェ
ル層４をｎ゛埋め込み層２まで十分深く引き延ばすか、
あるいは薄いｐ−エピタキシャル層を用いる必要がある
。またこの場合は、素子分離用のｐ゛埋め込み層８を省
略することもできる。
また横型ＰＮＰ トランジスタや縦型ＮＰＮ トランジ
スタにおけるエミッタ領域はポリシリコンエミッタで形
成してもよいし、またこれらのバイポーラトランジスタ
はセルファライン型トランジスタで構成してもよい。０
ＭＯＳトランジスタにおいては、ＬＤＤやＤＤＤ構造と
してもよく、またサリサイド構造のものを用いることも
できる。
スタにおけるエミッタ領域はポリシリコンエミッタで形
成してもよいし、またこれらのバイポーラトランジスタ
はセルファライン型トランジスタで構成してもよい。０
ＭＯＳトランジスタにおいては、ＬＤＤやＤＤＤ構造と
してもよく、またサリサイド構造のものを用いることも
できる。
また上記実施例では、横型ＰＮＰ トランジスタ。
縦型ＮＰＮトランジスタ及び０ＭＯＳトランジスタを有
する半導体装置に本発明を適用したものを示したが、更
に他の素子例えば縦型ＰＮＰ トランジスタを含む半導
体装置にも本発明は勿論適用できるものであり、更には
０ＭＯＳトランジスタを含まないＮＰＮ トランジスタ
とＰＮＰ トランジスタとで構成する単独のアナログ回
路用の半導体装置にも応用することができる。但しこの
場合は、ＰＮＰ トランジスタのベース領域を構成する
ｎウェル層と同等の拡散層を形成する工程を新たに追加
する必要がある。
する半導体装置に本発明を適用したものを示したが、更
に他の素子例えば縦型ＰＮＰ トランジスタを含む半導
体装置にも本発明は勿論適用できるものであり、更には
０ＭＯＳトランジスタを含まないＮＰＮ トランジスタ
とＰＮＰ トランジスタとで構成する単独のアナログ回
路用の半導体装置にも応用することができる。但しこの
場合は、ＰＮＰ トランジスタのベース領域を構成する
ｎウェル層と同等の拡散層を形成する工程を新たに追加
する必要がある。
以上実施例に基づいて説明したように、本発明によれば
、新たなプロセスを追加することなくベース、コレクタ
、エミッタの各領域共に、最適な濃度と深さをもつ高性
能の横型ＰＮＰ トランジスタを、高いコストパフォー
マンスで容易に製造することができる。
、新たなプロセスを追加することなくベース、コレクタ
、エミッタの各領域共に、最適な濃度と深さをもつ高性
能の横型ＰＮＰ トランジスタを、高いコストパフォー
マンスで容易に製造することができる。
すなわち、ベース領域をｎ”埋め込み層、ｎ−エピタキ
シャル層及びＰ−ＭＯＳトランジスタのｎウェル層と同
一の拡散層とで構成することができ、これにより表面反
転層や上部の電極の影響を受けにくくなり、且つ高いコ
レクターエミッタ耐圧、高いニー電流及び高いｆ７をも
つ横型ＰＮＰトランジスタが得られる。またエミッタ領
域を、Ｐ−ＭＯＳトランジスタのソース・ドレイン領域
と同一の拡散層を用いて形成することができ、これによ
りエミッタガンメル数を増加させ、高いｈＦｔをもつ横
型ＰＮＰトランジスタを得ることができる。またコレク
タ領域を、縦型ＮＰＮ トランジスタのベース領域と同
一の拡散層を用いて形成することができ、これにより高
いコレクタ効率と高いアーリ電圧をもつ横型ＰＮＰ ト
ランジスタを得ることができる。更にはまた、ベース領
域にｎウェル層を用いる場合に、ｎウェル層と分離用酸
化膜とをオーバラップさせることにより、高い素子間耐
圧と、寄生ＭＯ３に対する十分な耐圧を確保した横型Ｐ
ＮＰトランジスタを得ることが可能となる。
シャル層及びＰ−ＭＯＳトランジスタのｎウェル層と同
一の拡散層とで構成することができ、これにより表面反
転層や上部の電極の影響を受けにくくなり、且つ高いコ
レクターエミッタ耐圧、高いニー電流及び高いｆ７をも
つ横型ＰＮＰトランジスタが得られる。またエミッタ領
域を、Ｐ−ＭＯＳトランジスタのソース・ドレイン領域
と同一の拡散層を用いて形成することができ、これによ
りエミッタガンメル数を増加させ、高いｈＦｔをもつ横
型ＰＮＰトランジスタを得ることができる。またコレク
タ領域を、縦型ＮＰＮ トランジスタのベース領域と同
一の拡散層を用いて形成することができ、これにより高
いコレクタ効率と高いアーリ電圧をもつ横型ＰＮＰ ト
ランジスタを得ることができる。更にはまた、ベース領
域にｎウェル層を用いる場合に、ｎウェル層と分離用酸
化膜とをオーバラップさせることにより、高い素子間耐
圧と、寄生ＭＯ３に対する十分な耐圧を確保した横型Ｐ
ＮＰトランジスタを得ることが可能となる。
第１図へ〜の）は、本発明に係る横型ＰＮＰ トランジ
スタを含むバイポーラ・ＣＭＯ３半導体装置の製造方法
の実施例を示す製造工程図、第２図は、第１図へ〜（０
１に示した製造工程により得られた横型ＰＮＰトランジ
スタを示す拡大断面図、第３図は、従来の横型ＰＮＰ
トランジスタの一構成例を示す断面図、第４図は、従来
の横型ＰＮＰ トランジスタの他の構成例を示す図であ
る。 図において、ｌはｐ−基板、２はｎ４埋め込み層、３は
ｎ−エピタキシャル層、４はｎウェル層、５はＣＮ引き
上げ部ｎ°拡散層、６はｐ″″拡散層、７はＰ゛拡散層
、８はｐ゛埋め込み層、９はｐウェル層、ＩＯは酸化膜
、１１はゲートポリシリコン、１２はｎｏ拡散層、１３
はパッシベーション膜を示す。
スタを含むバイポーラ・ＣＭＯ３半導体装置の製造方法
の実施例を示す製造工程図、第２図は、第１図へ〜（０
１に示した製造工程により得られた横型ＰＮＰトランジ
スタを示す拡大断面図、第３図は、従来の横型ＰＮＰ
トランジスタの一構成例を示す断面図、第４図は、従来
の横型ＰＮＰ トランジスタの他の構成例を示す図であ
る。 図において、ｌはｐ−基板、２はｎ４埋め込み層、３は
ｎ−エピタキシャル層、４はｎウェル層、５はＣＮ引き
上げ部ｎ°拡散層、６はｐ″″拡散層、７はＰ゛拡散層
、８はｐ゛埋め込み層、９はｐウェル層、ＩＯは酸化膜
、１１はゲートポリシリコン、１２はｎｏ拡散層、１３
はパッシベーション膜を示す。
Claims (1)
- 【特許請求の範囲】 １、少なくともＮ−ＭＯＳトランジスタ、Ｐ−ＭＯＳト
ランジスタ、縦型ＮＰＮトランジスタ、横型ＰＮＰトラ
ンジスタを基板上に一体的に形成したバイポーラ・ＣＭ
ＯＳ半導体装置において、前記横型ＰＮＰトランジスタ
を、前記縦型ＮＰＮトランジスタのプロセスの一部と前
記ＣＭＯＳトランジスタのプロセスの一部とを合わせ用
いて形成することを特徴とする横型ＰＮＰトランジスタ
の製造方法。 ２、前記横型ＰＮＰトランジスタのベース領域を、ｎ＾
＋埋め込み層、ｎ＾−エピタキシャル層及びＰ−ＭＯＳ
トランジスタのｎウェル層と同一の拡散層を用いて形成
し、その表面濃度を１〜６×１０＾１＾６ｃｍ＾−＾２
とすることを特徴とする請求項１記載の横型ＰＮＰトラ
ンジスタの製造方法。 ３、前記横型ＰＮＰトランジスタのエミッタ領域を、１
０＾２＾０ｃｍ＾−＾２以上の表面濃度をもつＰ−ＭＯ
Ｓトランジスタのソース・ドレイン領域と同一の拡散層
で形成することを特徴とする請求項１又は２記載の横型
ＰＮＰトランジスタの製造方法。 ４、前記横型ＰＮＰトランジスタのコレクタ領域を、前
記縦型ＮＰＮトランジスタのベース領域と同一の拡散層
を用いてエミッタ領域の拡散深さより深く形成し、且つ
Ｐ−ＭＯＳトランジスタのソース・ドレイン領域と同一
の拡散層を用いてコレクタ電極引出部を形成することを
特徴とする請求項１〜３のいずれかに記載の横型ＰＮＰ
トランジスタの製造方法。 ５、Ｐ−ＭＯＳトランジスタのｎウェル層と同一拡散層
を用いて形成したベース領域に、ＬＯＣＯＳ法又はアイ
ソプレーナ法で分離酸化膜を少なくとも１μｍ以上オー
バラップさせて形成することを特徴とする請求項１〜４
のいずれかに記載の横型ＰＮＰトランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292387A JPH02139961A (ja) | 1988-11-21 | 1988-11-21 | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292387A JPH02139961A (ja) | 1988-11-21 | 1988-11-21 | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02139961A true JPH02139961A (ja) | 1990-05-29 |
Family
ID=17781132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292387A Pending JPH02139961A (ja) | 1988-11-21 | 1988-11-21 | バイポーラ・ｃｍｏｓ半導体装置における横型ｐｎｐトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02139961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169845A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
| US6376891B1 (en) | 1995-12-30 | 2002-04-23 | Mitsubishi Denki Kabushiki Kaisha | High voltage breakdown isolation semiconductor device and manufacturing process for making the device |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2010114292A (ja) * | 2008-11-07 | 2010-05-20 | Seiko Npc Corp | 縦型バイポーラトランジスタ及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136659A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS63250167A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置 |
| JPS63269559A (ja) * | 1987-04-27 | 1988-11-07 | Fuji Electric Co Ltd | ＢｉＭＯＳ半導体装置の製造方法 |
-
1988
- 1988-11-21 JP JP63292387A patent/JPH02139961A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136659A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS63250167A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169845A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
| US6376891B1 (en) | 1995-12-30 | 2002-04-23 | Mitsubishi Denki Kabushiki Kaisha | High voltage breakdown isolation semiconductor device and manufacturing process for making the device |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2010114292A (ja) * | 2008-11-07 | 2010-05-20 | Seiko Npc Corp | 縦型バイポーラトランジスタ及びその製造方法 |
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