JPS63250177A - Ｍｏｓ電界効果型トランジスタ - Google Patents
Ｍｏｓ電界効果型トランジスタInfo
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- JPS63250177A JPS63250177A JP8596287A JP8596287A JPS63250177A JP S63250177 A JPS63250177 A JP S63250177A JP 8596287 A JP8596287 A JP 8596287A JP 8596287 A JP8596287 A JP 8596287A JP S63250177 A JPS63250177 A JP S63250177A
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- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000009792 diffusion process Methods 0.000 claims abstract description 44
- 230000015556 catabolic process Effects 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 2
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- 241000238557 Decapoda Species 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ電界効果型トランジスタに関し、特にソ
ース・ドレイン間に生じるブレイクダクン現象の防止構
造に関する。
ース・ドレイン間に生じるブレイクダクン現象の防止構
造に関する。
ＭＯＳ電界効果型トランジスタ、特にＮチャネルＭＯＳ
電界効果型トランジスタでは比較的低いノース・ドレイ
ン間電圧ＶＤＳの領域からドレイン電流ＩＤＳが急激に
流れ始める現象所謂ソース・ドレイン・ブレイクダクン
が生じ易い。
電界効果型トランジスタでは比較的低いノース・ドレイ
ン間電圧ＶＤＳの領域からドレイン電流ＩＤＳが急激に
流れ始める現象所謂ソース・ドレイン・ブレイクダクン
が生じ易い。
この現象を図面を用いて詳細に説明するとつぎジスタの
断面図を示しているが、まず、トランジスタが飽和領域
に入りチャネルがピンチ・オフするとこのピンチオフ領
域には高電界が加わる。従って、チャ！ｌ−ル部分を流
れてきてピンチ・オフ領域に入った電子はこの高電界に
よって加速され、非常に大きなエネルギを持った電子が
Ｐ型シリコン基板１の半導体格子に衝突しその共有結合
を破壊して電子；ホール対を発生せしめる、所謂衝突電
離現象をおこす。ここで発生した電子は、ドレイン拡散
層４に入るかまたはゲート絶縁膜５中に注入される。
断面図を示しているが、まず、トランジスタが飽和領域
に入りチャネルがピンチ・オフするとこのピンチオフ領
域には高電界が加わる。従って、チャ！ｌ−ル部分を流
れてきてピンチ・オフ領域に入った電子はこの高電界に
よって加速され、非常に大きなエネルギを持った電子が
Ｐ型シリコン基板１の半導体格子に衝突しその共有結合
を破壊して電子；ホール対を発生せしめる、所謂衝突電
離現象をおこす。ここで発生した電子は、ドレイン拡散
層４に入るかまたはゲート絶縁膜５中に注入される。
しかし、ホール■は行き場所がないためＰ型シリコン基
板１内を基板コンタクト用拡散層７０Ｐ＋層へ向かって
点線で示すように流れて行く。このホール流は通常、基
板電流ｌｌ１ＵＢと呼ばれるが、半導体基板、ｌは元々
比較的高抵抗に作られているので、この基板電流ｌ５Ｕ
Ｂが通じたドレイン拡散層４およびソース拡散層３近傍
の基板電位が上昇する。この基板電流ｌ５ＵＢはドレイ
ン電圧ＶＤの上昇と共に指数関数的に急激に増加して行
くのでこの結果ソース拡散層３が順方向バイアスされる
と、そこから多量の電子が、半導体基板ｌ内に注入され
ることとなシ、ドレイン電流ＩＤ８が、急激に増加する
に至ってブレイクダワンとなる。
板１内を基板コンタクト用拡散層７０Ｐ＋層へ向かって
点線で示すように流れて行く。このホール流は通常、基
板電流ｌｌ１ＵＢと呼ばれるが、半導体基板、ｌは元々
比較的高抵抗に作られているので、この基板電流ｌ５Ｕ
Ｂが通じたドレイン拡散層４およびソース拡散層３近傍
の基板電位が上昇する。この基板電流ｌ５ＵＢはドレイ
ン電圧ＶＤの上昇と共に指数関数的に急激に増加して行
くのでこの結果ソース拡散層３が順方向バイアスされる
と、そこから多量の電子が、半導体基板ｌ内に注入され
ることとなシ、ドレイン電流ＩＤ８が、急激に増加する
に至ってブレイクダワンとなる。
関係を表わす動作特性図で、以上の説明を補宛する意味
で示したものである。この現象は、チャネル長が短くな
ると〆よシ顕著となシトレイン電流”Ｄａが〆急激に増
加し始めるソース・ドレイン間電圧■ゎ、の値、すなわ
ちプレークダクン電圧■８力Ｖ下がる傾向を示し、また
、相補型半導体集積回路装置においては、ソース拡散層
から注入されるこの順方向電流が、ラッチアップ発生の
トリガ電流となるので、今日特に重要な課題とされてい
る。以上〆説明した如くソース・ドレイン・ブレークダ
ウン現象は、基板電流”８０Ｂがソース拡散層３の部分
から基板電位の固定点すなわち、基板コンタクト用拡散
層７のコンタクト孔直下までを見込んだ実効的な基板抵
抗”ａＵＢ内を流れることによって基板電位が（工ａＵ
ＢｘＲ８υＢ）だけ上昇し、ソース拡散層３が、順方向
にバイアスされることによって発生する。従って、ブレ
ークダウン電圧ＶＢを大きくするためには基板電流工８
ＵＢ或いは基板抵抗Ｒ８ｔＪＢの何れかを低減すればよ
いことになるので従来から種々の提案がなされている。
で示したものである。この現象は、チャネル長が短くな
ると〆よシ顕著となシトレイン電流”Ｄａが〆急激に増
加し始めるソース・ドレイン間電圧■ゎ、の値、すなわ
ちプレークダクン電圧■８力Ｖ下がる傾向を示し、また
、相補型半導体集積回路装置においては、ソース拡散層
から注入されるこの順方向電流が、ラッチアップ発生の
トリガ電流となるので、今日特に重要な課題とされてい
る。以上〆説明した如くソース・ドレイン・ブレークダ
ウン現象は、基板電流”８０Ｂがソース拡散層３の部分
から基板電位の固定点すなわち、基板コンタクト用拡散
層７のコンタクト孔直下までを見込んだ実効的な基板抵
抗”ａＵＢ内を流れることによって基板電位が（工ａＵ
ＢｘＲ８υＢ）だけ上昇し、ソース拡散層３が、順方向
にバイアスされることによって発生する。従って、ブレ
ークダウン電圧ＶＢを大きくするためには基板電流工８
ＵＢ或いは基板抵抗Ｒ８ｔＪＢの何れかを低減すればよ
いことになるので従来から種々の提案がなされている。
前者の基板電流工８ＵＢの低減手段を採ったものにドレ
イン拡散層４を一般にＬＤＤまたはＤＤＤ等の呼び名で
知られるような２重拡散構造としピンチオフ領域の電界
を緩和したものがあり、また、後者の基板の実効抵抗Ｒ
８０Ｂ低減手段をとるものには低抵抗のエビ基板を用い
たもの、或いはソース拡散層３に隣接させて基板コンタ
クト用拡散層７を配置したものがある。
イン拡散層４を一般にＬＤＤまたはＤＤＤ等の呼び名で
知られるような２重拡散構造としピンチオフ領域の電界
を緩和したものがあり、また、後者の基板の実効抵抗Ｒ
８０Ｂ低減手段をとるものには低抵抗のエビ基板を用い
たもの、或いはソース拡散層３に隣接させて基板コンタ
クト用拡散層７を配置したものがある。
第４図ｔａｉおよび（ｂｌはそれぞれ半導体基板の実効
抵抗”８０Ｂ低減手段によるソース・ドレイン・プレー
クダクン防止対策を講じた従来ＭＯＳ電界効果型トラン
ジスタの部分平面図およびそのＢ−Ｂ’断面図で、ソー
ス拡散層３と基板コンタクト用拡散層７を互いに隣接配
置し九構造の公却例を第３図と同一符号を用いて示した
ものである。
抵抗”８０Ｂ低減手段によるソース・ドレイン・プレー
クダクン防止対策を講じた従来ＭＯＳ電界効果型トラン
ジスタの部分平面図およびそのＢ−Ｂ’断面図で、ソー
ス拡散層３と基板コンタクト用拡散層７を互いに隣接配
置し九構造の公却例を第３図と同一符号を用いて示した
ものである。
しかしながら近年ＭＯＳ電界効果型トランジスタの短チ
ヤネル化が進むにつれて基板電流工ＳＵＢが、急激に増
加するようになシ、ま之、ドレイン電流Ｉｎｓのソース
・ドレイン間電圧ｖＤ８への依存性もよシ急峻な立上り
を示すようになって来ている。
ヤネル化が進むにつれて基板電流工ＳＵＢが、急激に増
加するようになシ、ま之、ドレイン電流Ｉｎｓのソース
・ドレイン間電圧ｖＤ８への依存性もよシ急峻な立上り
を示すようになって来ている。
従って、低抵抗のエビ基板土用いた場合はエビ層の膜厚
が極端に薄くて、ソース拡散層３にほとんど接する位で
ないと著るしい効果は望めなくなシ、また第４図（ａｌ
および（ｂ）に示したようにソース拡散層３の近傍で基
板電位を固定する構造をとつたとしても、実際にソース
拡散層３が順方向バイアスされる状態に至るのはゲート
絶縁膜５に近いＡ点付近になると考えられＡ点から基板
コンタクト用拡散層７による基板電位固定点までの基板
実効抵抗”８０Ｂが無視できなくなるので、同じように
著るしい効果を期待できない状態になっている。
が極端に薄くて、ソース拡散層３にほとんど接する位で
ないと著るしい効果は望めなくなシ、また第４図（ａｌ
および（ｂ）に示したようにソース拡散層３の近傍で基
板電位を固定する構造をとつたとしても、実際にソース
拡散層３が順方向バイアスされる状態に至るのはゲート
絶縁膜５に近いＡ点付近になると考えられＡ点から基板
コンタクト用拡散層７による基板電位固定点までの基板
実効抵抗”８０Ｂが無視できなくなるので、同じように
著るしい効果を期待できない状態になっている。
すなわち、基板電流工８ＵＢの発生源はドレイン場所で
あるから、ゲート絶縁膜５直下の領域から特別に遠い位
置に電位固定用の基板コンタクト用拡散層７ｔ−設けた
構造では、ソース・ドレインブレークダウン現象発生の
防止に大きな効果をあげ得ないことは明らかである。
あるから、ゲート絶縁膜５直下の領域から特別に遠い位
置に電位固定用の基板コンタクト用拡散層７ｔ−設けた
構造では、ソース・ドレインブレークダウン現象発生の
防止に大きな効果をあげ得ないことは明らかである。
以上は従来技術の問題点を詳細に述べたものであるが、
説明に用いなかった〆その他の２，８および９ａ 、９
ｂの各符号部分は、厚膜フィールド絶縁膜１層間絶縁膜
およびアルミ配線をそれぞれ示すもので、この内９ａは
接地電位線である。
説明に用いなかった〆その他の２，８および９ａ 、９
ｂの各符号部分は、厚膜フィールド絶縁膜１層間絶縁膜
およびアルミ配線をそれぞれ示すもので、この内９ａは
接地電位線である。
本発明の目的は、上記の情況に鑑み、基板電流によるゲ
ート絶縁膜直下の基板電位の上昇を抑止し得るソース・
ドレイン・プレークダワン防止手段を備えたＭＯＳ電果
型トランジスタを提供することである。
ート絶縁膜直下の基板電位の上昇を抑止し得るソース・
ドレイン・プレークダワン防止手段を備えたＭＯＳ電果
型トランジスタを提供することである。
本発明によればソース拡散層の近傍に基板コンタクト用
拡散層を備えるＭＯＳ電界効果型トランジスタは、ソー
ス拡散層と隣接し且つゲート絶縁膜直下の領域まで延在
するように配置形成される基板コンタクト用拡散層を含
んで構成される。
拡散層を備えるＭＯＳ電界効果型トランジスタは、ソー
ス拡散層と隣接し且つゲート絶縁膜直下の領域まで延在
するように配置形成される基板コンタクト用拡散層を含
んで構成される。
すなわち本発明によれば、基板コンタクト用拡散層はソ
ース拡散ノーと接合部を形成するように瞬接配置され且
つ基板電流の発生源となるドレイン拡散層近傍のピンチ
・オフ領域に近いゲート絶縁膜直下の領域にまで延在す
るように形成されるので基板電流に対する基板の実効抵
抗を著しく低減することができ、ソース・ドレイン・ブ
レークダウン現象の発生の防止Ｌ；有効に作用し得る。
ース拡散ノーと接合部を形成するように瞬接配置され且
つ基板電流の発生源となるドレイン拡散層近傍のピンチ
・オフ領域に近いゲート絶縁膜直下の領域にまで延在す
るように形成されるので基板電流に対する基板の実効抵
抗を著しく低減することができ、ソース・ドレイン・ブ
レークダウン現象の発生の防止Ｌ；有効に作用し得る。
以下図面を参照して本発明の詳細な説明する。
第１図（ａｌおよび（ｂｌはそれぞれ本発明の一実施例
を示すＮチャネルＭＯＳ電界効果トランジスタの部分平
面図およびそのＡ−Ａ’断面図である。
を示すＮチャネルＭＯＳ電界効果トランジスタの部分平
面図およびそのＡ−Ａ’断面図である。
本実施例によれば、Ｎチャネル電界効果型トランジスタ
は、Ｐ型シリコン基板ｌと、厚膜フィールド絶縁膜２と
、ゲート絶縁膜５およびゲート電極６と、ゲート電極６
をマスクとするイオン注入によってそれぞれゲート絶縁
膜５の直下領域にまで延在し且ら互いに交互に隣接し合
うように配置層とを含む。また、その他の８および９ａ
、９ｂはそれぞれ層間絶縁膜およびアルミ配線で９ａは
接地電位線である。このようにゲ二ト部分に接する位置
まで基板電位固定用のＰ＋拡散層が延在されることによ
って基板の実効抵抗Ｒ８ＵＢは殆んどゼロに等しい程に
大幅に減少するのでブレークダウン電圧ＶＢを著しく高
めることができ、相補型半導体集積回路装置の場合であ
れば、このプレ′−ダウン現象をトリガとして発生する
ラッチアップ耐圧が大幅に改善される。以上はＮチャネ
ル型の場合についてのみ説明したがＰチャンネル型のＭ
ＯＳ電界効果トランジスタに実施し得ることは勿論であ
り全く同様の効果をあげることが可能である。
は、Ｐ型シリコン基板ｌと、厚膜フィールド絶縁膜２と
、ゲート絶縁膜５およびゲート電極６と、ゲート電極６
をマスクとするイオン注入によってそれぞれゲート絶縁
膜５の直下領域にまで延在し且ら互いに交互に隣接し合
うように配置層とを含む。また、その他の８および９ａ
、９ｂはそれぞれ層間絶縁膜およびアルミ配線で９ａは
接地電位線である。このようにゲ二ト部分に接する位置
まで基板電位固定用のＰ＋拡散層が延在されることによ
って基板の実効抵抗Ｒ８ＵＢは殆んどゼロに等しい程に
大幅に減少するのでブレークダウン電圧ＶＢを著しく高
めることができ、相補型半導体集積回路装置の場合であ
れば、このプレ′−ダウン現象をトリガとして発生する
ラッチアップ耐圧が大幅に改善される。以上はＮチャネ
ル型の場合についてのみ説明したがＰチャンネル型のＭ
ＯＳ電界効果トランジスタに実施し得ることは勿論であ
り全く同様の効果をあげることが可能である。
また、以上の実施例ではソース拡散層ｔ−２個に分割し
これを挾んで基板コンタクト用拡散層を交互に配置した
構造を示したが、これらの個数にはそれぞれ１個の拡散
層を互いに隣接させゲート絶縁膜の直下領域にまで延在
せしめればそれで充分である。
これを挾んで基板コンタクト用拡散層を交互に配置した
構造を示したが、これらの個数にはそれぞれ１個の拡散
層を互いに隣接させゲート絶縁膜の直下領域にまで延在
せしめればそれで充分である。
以上詳細に説明したように、本発明によれば、基板コン
タクト用拡散層をゲート絶縁膜の直下にまで延在させ且
つソース領域と接するように形成することによシ、チャ
ネル領域がピンチ・オフし基板電流を生じたとき、基板
電流の通路における基板の実効抵抗を著しく低減するこ
とができソース・ドレイン間のブレークダウン現象の発
生を有効に阻止し得るので、ブレークダウン電圧を大き
く改善したＭＯＳｉ［界効果トランジスタを容易に形成
し得る顕著なる効果を有する。
タクト用拡散層をゲート絶縁膜の直下にまで延在させ且
つソース領域と接するように形成することによシ、チャ
ネル領域がピンチ・オフし基板電流を生じたとき、基板
電流の通路における基板の実効抵抗を著しく低減するこ
とができソース・ドレイン間のブレークダウン現象の発
生を有効に阻止し得るので、ブレークダウン電圧を大き
く改善したＭＯＳｉ［界効果トランジスタを容易に形成
し得る顕著なる効果を有する。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示すＮチャネルＭＯＳ電界効果型トランジスタの部分
平面図およびそのＡ−Ａ’断面図、第２図は、従来Ｎチ
ャネルＭＯＳ電界効果型トランジスタの断面図、第３図
はＭＯＳＯ８電界効果型フランジ）はそれぞれ半導体基
板の実効抵抗Ｒ８ＵＢ低減手段によるソース・ドレイン
・プレ二りダクン防止対策を講じた従来ＭＯＳｔＯ８電
界効果型トランジスタ平面図およびそのＢ−８’断面図
である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・厚膜
フィールド絶縁膜、３．３ａ、３ｂ・・・・・・ソース
拡散層、４・：・・・・ドレイン拡散層、５・・・・・
・ゲート絶縁膜、６・・・・・・ゲート１！極、７，７
ａ、７ｂ、７ｃ・・・・・・基板コンタクト用拡散層、
訃・・・・・層間絶縁膜、９ａ、９ｂ・・・・・・アル
ミ配線’ ”８０Ｂ・・・・・・基板の実効抵抗、工
・・・・・・基板電流、工、８・・・・・・ドレイン
電流、８υＢ ｖＤｓ・・・・・・ソース・ドレイン間電圧、■８・・
・・・・プレークズ９ン電圧。 ＜ｂ） 茅 Ｉ 凹 Ｓ グニトｔｌ！、刹シ■ぐ Ｖｏδ ソース・ＬＬイン■１ゼ圧 ′￥−３図
を示すＮチャネルＭＯＳ電界効果型トランジスタの部分
平面図およびそのＡ−Ａ’断面図、第２図は、従来Ｎチ
ャネルＭＯＳ電界効果型トランジスタの断面図、第３図
はＭＯＳＯ８電界効果型フランジ）はそれぞれ半導体基
板の実効抵抗Ｒ８ＵＢ低減手段によるソース・ドレイン
・プレ二りダクン防止対策を講じた従来ＭＯＳｔＯ８電
界効果型トランジスタ平面図およびそのＢ−８’断面図
である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・厚膜
フィールド絶縁膜、３．３ａ、３ｂ・・・・・・ソース
拡散層、４・：・・・・ドレイン拡散層、５・・・・・
・ゲート絶縁膜、６・・・・・・ゲート１！極、７，７
ａ、７ｂ、７ｃ・・・・・・基板コンタクト用拡散層、
訃・・・・・層間絶縁膜、９ａ、９ｂ・・・・・・アル
ミ配線’ ”８０Ｂ・・・・・・基板の実効抵抗、工
・・・・・・基板電流、工、８・・・・・・ドレイン
電流、８υＢ ｖＤｓ・・・・・・ソース・ドレイン間電圧、■８・・
・・・・プレークズ９ン電圧。 ＜ｂ） 茅 Ｉ 凹 Ｓ グニトｔｌ！、刹シ■ぐ Ｖｏδ ソース・ＬＬイン■１ゼ圧 ′￥−３図
Claims (1)
- ソース拡散層の近傍に基板コンタクト用拡散層を備える
ＭＯＳ電界効果型トランジスタにおいて、前記基板コン
タクト用拡散層が、ソース拡散層と隣接し且つゲート絶
縁膜直下の領域まで延在するように配置形成されること
を特徴とするＭＯＳ電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8596287A JPS63250177A (ja) | 1987-04-07 | 1987-04-07 | Ｍｏｓ電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8596287A JPS63250177A (ja) | 1987-04-07 | 1987-04-07 | Ｍｏｓ電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63250177A true JPS63250177A (ja) | 1988-10-18 |
| JPH0563024B2 JPH0563024B2 (ja) | 1993-09-09 |
Family
ID=13873364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8596287A Granted JPS63250177A (ja) | 1987-04-07 | 1987-04-07 | Ｍｏｓ電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250177A (ja) |
-
1987
- 1987-04-07 JP JP8596287A patent/JPS63250177A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563024B2 (ja) | 1993-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |