JPS63250760A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS63250760A JPS63250760A JP8597787A JP8597787A JPS63250760A JP S63250760 A JPS63250760 A JP S63250760A JP 8597787 A JP8597787 A JP 8597787A JP 8597787 A JP8597787 A JP 8597787A JP S63250760 A JPS63250760 A JP S63250760A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- address
- signal
- circuit
- clock signal
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送制御方式に関する。
従来のデータ転送制御方式においては、被転送側記憶回
路のアドレス制御信号線と転送側記憶回路のアドレス制
御信号線と外部のアドレス制御回路とを接続して記憶デ
ータの転送制御を行っている。
路のアドレス制御信号線と転送側記憶回路のアドレス制
御信号線と外部のアドレス制御回路とを接続して記憶デ
ータの転送制御を行っている。
上述した従来のデータ転送制御方式は記憶回路内のラン
ダムアクセスメモリのアドレス容量に応じた外部のアド
レス制御回路および複数のアドレス制御信号線により記
憶データ転送を行っていて外部のアドレス制御回路の処
理時間および各アドレス制御信号線の動作遅延誤差時間
によって記憶データの転送処理時間が左右されるため、
被転送側および転送側記憶回路と外部のアドレス制御回
路とを長距離で接続する遠隔制御の場合、データ転送制
御の処理時間が長くなるだけでなく、アドレス制御信号
線が非常に多くなる問題がある。さらに、記憶回路のラ
ンダムアクセスメモリのアドレス容量が増大した場合、
外部のアドレス制御回路の拡張変更を必要とする。
ダムアクセスメモリのアドレス容量に応じた外部のアド
レス制御回路および複数のアドレス制御信号線により記
憶データ転送を行っていて外部のアドレス制御回路の処
理時間および各アドレス制御信号線の動作遅延誤差時間
によって記憶データの転送処理時間が左右されるため、
被転送側および転送側記憶回路と外部のアドレス制御回
路とを長距離で接続する遠隔制御の場合、データ転送制
御の処理時間が長くなるだけでなく、アドレス制御信号
線が非常に多くなる問題がある。さらに、記憶回路のラ
ンダムアクセスメモリのアドレス容量が増大した場合、
外部のアドレス制御回路の拡張変更を必要とする。
本発明のデータ転送制御方式は外部クロック信号を発生
するクロック発生回路と、このクロック発生回路から供
給される前記クロック信号を計数するカウンタおよび前
記カウンタの出力信号をアドレス制御信号とするランダ
ムアクセスメモリより構成される第１および第２の記憶
回路とを備え、前記第１の記憶回路と前記第２の記憶回
路とのデータバス信号線を相互接続し、前記第１の記憶
回路の前記ランダムアクセスメモリを読み取り状態に固
定し、前記第２の記憶回路の前記ランダムアクセスメモ
リを前記クロック信号に同期して書き込み状態とし、前
記第１の記憶回路から前記第２の記憶回路に記憶データ
を転送することを特徴とする。
するクロック発生回路と、このクロック発生回路から供
給される前記クロック信号を計数するカウンタおよび前
記カウンタの出力信号をアドレス制御信号とするランダ
ムアクセスメモリより構成される第１および第２の記憶
回路とを備え、前記第１の記憶回路と前記第２の記憶回
路とのデータバス信号線を相互接続し、前記第１の記憶
回路の前記ランダムアクセスメモリを読み取り状態に固
定し、前記第２の記憶回路の前記ランダムアクセスメモ
リを前記クロック信号に同期して書き込み状態とし、前
記第１の記憶回路から前記第２の記憶回路に記憶データ
を転送することを特徴とする。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す図を参照すると、ＭＥＭｌは転
送側記憶回路、ＭＥＭ２は被転送側記憶回路である。ラ
ンダムアクセスメモリＲＡＭ１に既にデータが記憶され
ており、リードライト制御が常時読み取り状態となるよ
うにリードライト制御線１０をナンド回路ＮＡＮＤＩを
介して地気に接続している。クロック発生回路ｏＳＣか
らの外部クロック信号はカウンタＣＮＴｌにて計数保持
され、アドレス制御信号線１１を介したカウンタＣＮ
Ｔ １の出力信号によりランダムアクセスメモリＲＡＭ
１のアドレス制御を行う、従って、クロック信号が入力
される都度、ランダムアクセスメモリＲＡＭ１の０番地
から順次１番地毎の記憶データが読み出され、データバ
ス信号線３０に出力される。記憶回路ＭＥＭ２はクロッ
ク発生回路Ｏ８Ｃからのクロック信号を受信し、カウン
タＣＮＴ２にて計数保持し、アドレス制御信号線２１を
介してランダムアクセスメモリＲＡＭ２のアドレス制御
を行う、リードライト制御のためにクロック信号の反転
信号をナンド回路ＮＡＮＤ２およびリードライト制御線
２０を介してメモリＲＡＭ２に入力する。メモリＲＡＭ
１とメモリＲＡＭ２とのデータバス信号線３０が接続さ
れているため、クロック信号が入力される都度、メモリ
ＲＡＭ２の０番地から順次アドレスが１番地毎に指定さ
れ、クロック信号の反転時にメモリＲＡＭ２は書き込み
状態となり、メモリＲＡ Ｍ １の記憶データがメモリ
ＲＡＭ２に書き込まれる。
送側記憶回路、ＭＥＭ２は被転送側記憶回路である。ラ
ンダムアクセスメモリＲＡＭ１に既にデータが記憶され
ており、リードライト制御が常時読み取り状態となるよ
うにリードライト制御線１０をナンド回路ＮＡＮＤＩを
介して地気に接続している。クロック発生回路ｏＳＣか
らの外部クロック信号はカウンタＣＮＴｌにて計数保持
され、アドレス制御信号線１１を介したカウンタＣＮ
Ｔ １の出力信号によりランダムアクセスメモリＲＡＭ
１のアドレス制御を行う、従って、クロック信号が入力
される都度、ランダムアクセスメモリＲＡＭ１の０番地
から順次１番地毎の記憶データが読み出され、データバ
ス信号線３０に出力される。記憶回路ＭＥＭ２はクロッ
ク発生回路Ｏ８Ｃからのクロック信号を受信し、カウン
タＣＮＴ２にて計数保持し、アドレス制御信号線２１を
介してランダムアクセスメモリＲＡＭ２のアドレス制御
を行う、リードライト制御のためにクロック信号の反転
信号をナンド回路ＮＡＮＤ２およびリードライト制御線
２０を介してメモリＲＡＭ２に入力する。メモリＲＡＭ
１とメモリＲＡＭ２とのデータバス信号線３０が接続さ
れているため、クロック信号が入力される都度、メモリ
ＲＡＭ２の０番地から順次アドレスが１番地毎に指定さ
れ、クロック信号の反転時にメモリＲＡＭ２は書き込み
状態となり、メモリＲＡ Ｍ １の記憶データがメモリ
ＲＡＭ２に書き込まれる。
以上説明したように本発明によれば、ランダムアクセス
メモリのアドレス容量の大小に拘らず外部のクロック発
生回路からのクロック信号のみによって容易にかつ迅速
にランダムアクセスメモリ間で記憶データの転送を行う
ことができる。
メモリのアドレス容量の大小に拘らず外部のクロック発
生回路からのクロック信号のみによって容易にかつ迅速
にランダムアクセスメモリ間で記憶データの転送を行う
ことができる。
図は本発明の一実施例を示す構成図である。
ＯＳＣ・・・クロック発生回路、ＲＡＭＩ、ＲＡＭ２・
・・ランダムアクセスメモリ、ＣＮＴｌ、ＣＮＴ２・・
・カウンタ、ＭＥＭＩ、ＭＥＭ２・・・記憶回路、１０
．２０・・・リードライト制御線、１１．２１・・・ア
ドレス制御信号線、３０・・・データバス信号線。
・・ランダムアクセスメモリ、ＣＮＴｌ、ＣＮＴ２・・
・カウンタ、ＭＥＭＩ、ＭＥＭ２・・・記憶回路、１０
．２０・・・リードライト制御線、１１．２１・・・ア
ドレス制御信号線、３０・・・データバス信号線。
Claims (1)
- 外部クロック信号を発生するクロック発生回路と、この
クロック発生回路から供給される前記クロック信号を計
数するカウンタおよび前記カウンタの出力信号をアドレ
ス制御信号とするランダムアクセスメモリより構成され
る第１および第２の記憶回路とを備え、前記第１の記憶
回路と前記第２の記憶回路とのデータバス信号線を相互
接続し、前記第１の記憶回路の前記ランダムアクセスメ
モリを読み取り状態に固定し、前記第２の記憶回路の前
記ランダムアクセスメモリを前記クロック信号に同期し
て書き込み状態とし、前記第１の記憶回路から前記第２
の記憶回路に記憶データを転送することを特徴とするデ
ータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8597787A JPS63250760A (ja) | 1987-04-07 | 1987-04-07 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8597787A JPS63250760A (ja) | 1987-04-07 | 1987-04-07 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250760A true JPS63250760A (ja) | 1988-10-18 |
Family
ID=13873771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8597787A Pending JPS63250760A (ja) | 1987-04-07 | 1987-04-07 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250760A (ja) |
-
1987
- 1987-04-07 JP JP8597787A patent/JPS63250760A/ja active Pending
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