JPS63253671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63253671A JPS63253671A JP8801487A JP8801487A JPS63253671A JP S63253671 A JPS63253671 A JP S63253671A JP 8801487 A JP8801487 A JP 8801487A JP 8801487 A JP8801487 A JP 8801487A JP S63253671 A JPS63253671 A JP S63253671A
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- Japan
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- film
- polycrystalline silicon
- gate electrode
- onto
- silicon nitride
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に浮遊ゲート
電極を有する半導体装置の製造方法に関する。
電極を有する半導体装置の製造方法に関する。
浮遊ゲート電極を有するＭＯ３構造のＥＰＲＯＭ （ｅ
ｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｙ）は、装置メーカで容易にデ
ータの書込みが行え、かつ簡単にデータの内容が変更で
きる利点を有している。
ｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｙ）は、装置メーカで容易にデ
ータの書込みが行え、かつ簡単にデータの内容が変更で
きる利点を有している。
第２図（ａ）〜（ｈ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第２図（ａ）に示すように、Ｐ型シリコン基板１の一主
面に素子分離用のフィールド絶縁膜２を形成して素子形
成領域を区画し、該素子形成領域の表面にゲート絶縁膜
３を形成し、ゲート絶縁膜３の上に膜厚０．４μｍの多
結晶シリコン膜４を選択的に形成して熱酸化法で４００
人の酸化シリコン膜１０を形成する。
面に素子分離用のフィールド絶縁膜２を形成して素子形
成領域を区画し、該素子形成領域の表面にゲート絶縁膜
３を形成し、ゲート絶縁膜３の上に膜厚０．４μｍの多
結晶シリコン膜４を選択的に形成して熱酸化法で４００
人の酸化シリコン膜１０を形成する。
次に、第２図（ｂ）に示すように、全面に多結晶シリコ
ン膜６を０．４μｍの膜厚に堆積し、多結晶シリコン膜
６の上にホトレジスト膜１１を選択的に設ける。
ン膜６を０．４μｍの膜厚に堆積し、多結晶シリコン膜
６の上にホトレジスト膜１１を選択的に設ける。
次に、第２図（ｃ）に示すように、ホトレジスト膜１１
をマスクとして多結晶シリコン膜６と酸化シリコン膜１
０および多結晶シリコン膜４を順次エツチングで除去し
、多結晶シリコン膜６を制御ゲート電極に、多結晶シリ
コン膜４を浮遊ゲート電極とする。次に、ホトレジスト
膜１１とフィールド絶縁膜２をマスクとしてヒ素を加速
エネルギー７０ｋｅＶ、ドーズ量５Ｘ１０”ｃｍ−２で
イオン注入し前記素子形成領域にＮ型拡散領域９を形成
し、ホトレジスト膜１１を除去する。
をマスクとして多結晶シリコン膜６と酸化シリコン膜１
０および多結晶シリコン膜４を順次エツチングで除去し
、多結晶シリコン膜６を制御ゲート電極に、多結晶シリ
コン膜４を浮遊ゲート電極とする。次に、ホトレジスト
膜１１とフィールド絶縁膜２をマスクとしてヒ素を加速
エネルギー７０ｋｅＶ、ドーズ量５Ｘ１０”ｃｍ−２で
イオン注入し前記素子形成領域にＮ型拡散領域９を形成
し、ホトレジスト膜１１を除去する。
次に、第２図（ｄ）に示すように、ＣＶＤ法により全面
に酸化シリコン膜１２を０．１μｍの厚さに堆積する。
に酸化シリコン膜１２を０．１μｍの厚さに堆積する。
次に、第２図（ｅ）に示すように、異方性エツチングに
より多結晶シリコン膜４と酸化シリコン膜１０および多
結晶シリコン膜６かなる積層の側壁にのみ酸化シリコン
膜１２を残し、且つ、Ｎ型拡散領域９の表面を露出させ
る。
より多結晶シリコン膜４と酸化シリコン膜１０および多
結晶シリコン膜６かなる積層の側壁にのみ酸化シリコン
膜１２を残し、且つ、Ｎ型拡散領域９の表面を露出させ
る。
次に、第２図（ｆ）に示すように、全面にチタニウムＪ
］５ｊ７をスパッタリング法により０．１μｍの膜厚に
堆積する。
］５ｊ７をスパッタリング法により０．１μｍの膜厚に
堆積する。
次に、第２図（ｇ）に示すように、６００℃で６０分間
の熱処理を行い多結晶シリコン膜６およびＮ型拡散領域
９と接触してチタニウムＷＡ７とを反応させて硅化チタ
ニウム膜８を形成する。
の熱処理を行い多結晶シリコン膜６およびＮ型拡散領域
９と接触してチタニウムＷＡ７とを反応させて硅化チタ
ニウム膜８を形成する。
次に、第２図（ｈ）に示すように、未反応のチタニウム
膜７を過酸化水素系のエツチング液で除去する。
膜７を過酸化水素系のエツチング液で除去する。
上述した従来の半導体装置の製造方法は、ソースおよび
ドレイン領域となるべき拡散領域の抵抗を低減させるた
め拡散領域表面に高融点金属硅化物膜を形成しているが
、浮遊ゲート電極と高融点金属硅化物膜との短絡を防ぐ
ため浮遊ゲート電極側壁に酸化シリコン膜を形成する必
要がある。
ドレイン領域となるべき拡散領域の抵抗を低減させるた
め拡散領域表面に高融点金属硅化物膜を形成しているが
、浮遊ゲート電極と高融点金属硅化物膜との短絡を防ぐ
ため浮遊ゲート電極側壁に酸化シリコン膜を形成する必
要がある。
しかしながら、浮遊ゲート電極側壁に酸化シリコン膜を
形成するためにはＣＶＤ法で形成した酸化シリコン膜を
制御性の難しい異方性エツチングで浮遊ゲート側壁にの
みに酸化シリコン膜を残すという工程の難しさと、金属
硅化物膜を堆積させるためのスパッタリング工程により
ＣＶＤ法で形成した酸化シリコン膜が痛めつけられて膜
質が低下するという問題点がある。
形成するためにはＣＶＤ法で形成した酸化シリコン膜を
制御性の難しい異方性エツチングで浮遊ゲート側壁にの
みに酸化シリコン膜を残すという工程の難しさと、金属
硅化物膜を堆積させるためのスパッタリング工程により
ＣＶＤ法で形成した酸化シリコン膜が痛めつけられて膜
質が低下するという問題点がある。
本発明の目的は、工程を簡素化し、且つ信頼性のすぐれ
た半導体装置の１！ｉ！遣方法を提供することにある。
た半導体装置の１！ｉ！遣方法を提供することにある。
本発明の半導体装置の製造方法は、
（Ａ） 一導電型の半導体基板の一主面に素子分離用
のフィールド絶縁膜を選択的に形成して素子形成領域を
区画し、該素子形成領域の表面にゲート絶縁膜を形成し
、該ゲート絶縁膜上に第１の多結晶シリコン膜を堆積し
選択的にエツチングして浮遊ゲート電極を形成し、該浮
遊ゲート電極のみを被覆する窒化シリコン膜を形成する
工程、 （Ｂ） 前記窒化シリコン膜を含む全表面に第２の多
結晶シリコン膜を堆積し選択エツチングして制御ゲート
電極を形成し、前記窒化シリコン膜をマスクとして前記
ゲート絶縁膜をエツチングして除去し、前記素子形成領
域の表面を露出させる工 程、 （Ｃ） 全面に高融点金属膜を堆積した後熱処理を行
い前記第２の多結晶シリコン膜および前記素子形成領域
と接触している前記高融点金属膜を反応させて高融点金
属硅化物膜を形成し、未反応の高融点金属膜を除去する
工程、 （Ｄ） 前記高融点金属硅化物膜およびフィールド絶
縁膜をマスクとして前記窒化シリコン膜および前記第１
の多結晶シリコン膜を順次エツチングして前記第２の多 結晶シリコン膜のパターンと自己整合 された前記浮遊ゲート電極を形成する工程、 （Ｅ） 前記制御ゲート電極と前記フィールド絶縁膜
とをマスクとして不純物をイオン注入し、前記素子形成
領域に逆導電型の拡散領域を形成する工程、 を含んで構成される。
のフィールド絶縁膜を選択的に形成して素子形成領域を
区画し、該素子形成領域の表面にゲート絶縁膜を形成し
、該ゲート絶縁膜上に第１の多結晶シリコン膜を堆積し
選択的にエツチングして浮遊ゲート電極を形成し、該浮
遊ゲート電極のみを被覆する窒化シリコン膜を形成する
工程、 （Ｂ） 前記窒化シリコン膜を含む全表面に第２の多
結晶シリコン膜を堆積し選択エツチングして制御ゲート
電極を形成し、前記窒化シリコン膜をマスクとして前記
ゲート絶縁膜をエツチングして除去し、前記素子形成領
域の表面を露出させる工 程、 （Ｃ） 全面に高融点金属膜を堆積した後熱処理を行
い前記第２の多結晶シリコン膜および前記素子形成領域
と接触している前記高融点金属膜を反応させて高融点金
属硅化物膜を形成し、未反応の高融点金属膜を除去する
工程、 （Ｄ） 前記高融点金属硅化物膜およびフィールド絶
縁膜をマスクとして前記窒化シリコン膜および前記第１
の多結晶シリコン膜を順次エツチングして前記第２の多 結晶シリコン膜のパターンと自己整合 された前記浮遊ゲート電極を形成する工程、 （Ｅ） 前記制御ゲート電極と前記フィールド絶縁膜
とをマスクとして不純物をイオン注入し、前記素子形成
領域に逆導電型の拡散領域を形成する工程、 を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の一主面に素子分離用のフィールド絶縁膜２を形成して
素子形成領域を区画し、該素子形成領域の表面にゲート
絶縁ＷＡ３を形成し、ゲート絶縁膜３の上に膜厚０．４
μｍの多結晶シリコン膜４を選択的に形成して熱窒化法
により多結晶シリコン膜４の表面にのみ膜厚４００人の
窒化シリコン膜５を形成する。
の一主面に素子分離用のフィールド絶縁膜２を形成して
素子形成領域を区画し、該素子形成領域の表面にゲート
絶縁ＷＡ３を形成し、ゲート絶縁膜３の上に膜厚０．４
μｍの多結晶シリコン膜４を選択的に形成して熱窒化法
により多結晶シリコン膜４の表面にのみ膜厚４００人の
窒化シリコン膜５を形成する。
次に、第１図（ｂ）に示すように、窒化シリコン膜５の
上に制御ゲート電極となるべき多結晶シリコン膜６を選
択的に設ける。
上に制御ゲート電極となるべき多結晶シリコン膜６を選
択的に設ける。
次に、第１図（ｃ）に示すように、窒化シリコンＭ５を
マスクとしてゲート絶縁膜３をエツチングで除去し、前
記素子形成領域の表面を露出させる。
マスクとしてゲート絶縁膜３をエツチングで除去し、前
記素子形成領域の表面を露出させる。
次に、第１図（ｄ）に示すように、スパッタリング法に
より全面に０．１μｍのチタニウム膜を堆積させる。
より全面に０．１μｍのチタニウム膜を堆積させる。
次に、第１図（ｅ）に示すように、６００℃で６０分間
の熱処理を行い多結晶シリコン膜６および前記露出した
素子形成領域表面と接触しているチタニウム膜７とを反
応させて硅化チタニウム膜８を形成する。
の熱処理を行い多結晶シリコン膜６および前記露出した
素子形成領域表面と接触しているチタニウム膜７とを反
応させて硅化チタニウム膜８を形成する。
次に、第１図（ｆ）に示すように、未反応のチタニウム
膜７を過酸化水素系のエツチング液により除去する。
膜７を過酸化水素系のエツチング液により除去する。
次に、第１図（ｇ）に示すように、硅化チタニウム膜８
をマスクとして窒化シリコン膜５および多結晶シリコン
膜４を順次エツチングして多結晶シリコン膜６と自己整
合された多結晶シリコン膜４を形成して浮遊ゲート電極
とする。
をマスクとして窒化シリコン膜５および多結晶シリコン
膜４を順次エツチングして多結晶シリコン膜６と自己整
合された多結晶シリコン膜４を形成して浮遊ゲート電極
とする。
次に、多結晶シリコン膜６およびフィールド絶縁Ｍ２を
マスクとしてヒ素を′加速エネルギー７゜ｋｅＶ、ドー
ズ量５Ｘ１０” ’ ｃｍ−２でイオン注入し、前記素
子形成領域にＮ型拡散領域９を形成する。
マスクとしてヒ素を′加速エネルギー７゜ｋｅＶ、ドー
ズ量５Ｘ１０” ’ ｃｍ−２でイオン注入し、前記素
子形成領域にＮ型拡散領域９を形成する。
以上説明したように本発明は、選択的に形成された第一
の多結晶シリコン膜のみを被覆する窒化シリコン膜をマ
スクとして素子形成領域表面に高融点金属硅化物膜を形
成することにより従来のような制御性の難°しい異方性
エツチング工程をなくすことができるという効果を有す
る。
の多結晶シリコン膜のみを被覆する窒化シリコン膜をマ
スクとして素子形成領域表面に高融点金属硅化物膜を形
成することにより従来のような制御性の難°しい異方性
エツチング工程をなくすことができるという効果を有す
る。
また、高融点金属を堆積させるためのスパッタリング工
程の影響を受けた改質の悪い窒化シリコン膜が除去でき
、高信頼性の半導体装置が製造できる効果を有する。
程の影響を受けた改質の悪い窒化シリコン膜が除去でき
、高信頼性の半導体装置が製造できる効果を有する。
また、制御ゲート電極を構成する第２の多結晶シリコン
膜の側面にも高融点金属硅化物膜が形成できるため制御
ゲート電極の導電性が高くなる効果を有する。
膜の側面にも高融点金属硅化物膜が形成できるため制御
ゲート電極の導電性が高くなる効果を有する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｈ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・多結晶シリコン膜、
５・・・窒化シリコン膜、６・・・多結晶シリコン膜、
７・・・チタニウム膜、８・・・硅化チタニウム膜、９
・・・Ｎ型拡散領域、１０・・・酸化シリコン膜、１１
・・・ホトレジスト膜、１２・・・酸化シリコン膜。 ￥１田 猶２語
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｈ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・多結晶シリコン膜、
５・・・窒化シリコン膜、６・・・多結晶シリコン膜、
７・・・チタニウム膜、８・・・硅化チタニウム膜、９
・・・Ｎ型拡散領域、１０・・・酸化シリコン膜、１１
・・・ホトレジスト膜、１２・・・酸化シリコン膜。 ￥１田 猶２語
Claims (1)
- 【特許請求の範囲】 （Ａ）一導電型の半導体基板の一主面に素子分離用のフ
ィールド絶縁膜を選択的に形成して素子形成領域を区画
し、該素子形成領域の表面にゲート絶縁膜を形成し、該
ゲート絶縁膜上に第１の多結晶シリコン膜を堆積し選択
的にエッチングして浮遊ゲート電極を形成し、該浮遊ゲ
ート電極のみを被覆する窒化シリコン膜を形成する工程
、 （Ｂ）前記窒化シリコン膜を含む全表面に第２の多結晶
シリコン膜を堆積し選択エッチングして制御ゲート電極
を形成し、前記窒化シリコン膜をマスクとして前記ゲー
ト絶縁膜をエッチングして除去し、前記素子形成領域の
表面を露出させる工程、 （Ｃ）全面に高融点金属膜を堆積した後熱処理を行い前
記第２の多結晶シリコン膜および前記素子形成領域と接
触している前記高融点金属膜を反応させて高融点金属硅
化物膜を形成し、未反応の高融点金属膜を除去する工程
、 （Ｄ）前記高融点金属硅化物膜およびフィールド絶縁膜
をマスクとして前記窒化シリコン膜および前記第１の多
結晶シリコン膜を順次エッチングして前記第２の多結晶
シリコン膜のパターンと自己整合された前記浮遊ゲート
電極を形成する工程、 （Ｅ）前記制御ゲート電極と前記フィールド絶縁膜とを
マスクとして不純物をイオン注入し、前記素子形成領域
に逆導電型の拡散領域を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801487A JPS63253671A (ja) | 1987-04-10 | 1987-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801487A JPS63253671A (ja) | 1987-04-10 | 1987-04-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253671A true JPS63253671A (ja) | 1988-10-20 |
Family
ID=13930989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8801487A Pending JPS63253671A (ja) | 1987-04-10 | 1987-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
| US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| US5711891A (en) * | 1995-09-20 | 1998-01-27 | Lucent Technologies Inc. | Wafer processing using thermal nitride etch mask |
-
1987
- 1987-04-10 JP JP8801487A patent/JPS63253671A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
| US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| USRE37959E1 (en) | 1988-05-10 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US5711891A (en) * | 1995-09-20 | 1998-01-27 | Lucent Technologies Inc. | Wafer processing using thermal nitride etch mask |
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