JPS63254816A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS63254816A JPS63254816A JP8805487A JP8805487A JPS63254816A JP S63254816 A JPS63254816 A JP S63254816A JP 8805487 A JP8805487 A JP 8805487A JP 8805487 A JP8805487 A JP 8805487A JP S63254816 A JPS63254816 A JP S63254816A
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- channel mos
- trigger circuit
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- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
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- 244000025254 Cannabis sativa Species 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシュミットトリガ回路、特に低消費電力化した
シュミットトリガ回路に関する。
シュミットトリガ回路に関する。
一般にシュミットトリガ回路は、マイクロコンピュータ
などの情報処理装置の入力回路として使用される。接地
電圧Ｖｓｓをロウレベル、またはＶｓｓに対して電源電
圧ＶＤＤをハイレベルとすると、シュミットトリガ回路
出力がロウレベルからハイレベルの状態へ変化するとき
の入力電圧（以下ＶＩＨという、）はＶ５ｇに対して十
分高く、またシュミットトリガ回路出力がハイレベルか
らロウレベルの状態へ変化するときの入力電圧（以下、
’ｖ、Ｌという。）はＶＤＤに対して十分低いという特
徴を持ち、入力にある程度の雑音成分が加わってもシュ
ミットトリガ回路出力が変化しない機能を有している。
などの情報処理装置の入力回路として使用される。接地
電圧Ｖｓｓをロウレベル、またはＶｓｓに対して電源電
圧ＶＤＤをハイレベルとすると、シュミットトリガ回路
出力がロウレベルからハイレベルの状態へ変化するとき
の入力電圧（以下ＶＩＨという、）はＶ５ｇに対して十
分高く、またシュミットトリガ回路出力がハイレベルか
らロウレベルの状態へ変化するときの入力電圧（以下、
’ｖ、Ｌという。）はＶＤＤに対して十分低いという特
徴を持ち、入力にある程度の雑音成分が加わってもシュ
ミットトリガ回路出力が変化しない機能を有している。
相補型金属酸化膜半導体（以下、０ＭＯ３と称する。）
にて構成される従来のシュミットトリガ回路の回路図を
第３図に示す。同図において入力端ギＩＮがゲート電極
に接続されたＰチャネル型電界効果トランジスタ（以下
、ＰｃｈＦＥＴと称する。）１および２とＮチャネル型
電界効果トランジスタ〈以下、ＮｃｈＦＥＴと称する。
にて構成される従来のシュミットトリガ回路の回路図を
第３図に示す。同図において入力端ギＩＮがゲート電極
に接続されたＰチャネル型電界効果トランジスタ（以下
、ＰｃｈＦＥＴと称する。）１および２とＮチャネル型
電界効果トランジスタ〈以下、ＮｃｈＦＥＴと称する。
）３および４とから成るＣＭＯＳインバータ１０の出カ
フは、Ｐ ｃ ｈ Ｆ Ｅ Ｔ ８とＮｃｈＦＥＴ９の
ゲート電極に接続される。ＰｃｈＦＥＴ８とＮｃｈＦＥ
Ｔ９はＣＭＯＳインバータ１１を構成し、この出力は端
子ＯＵＴに接続されてシュミットトリガ回路の出力とな
る。また端子ＯＵＴはＰｃｈＦＥＴ５とＮｃｈＦＥＴ６
のゲート電極に接続され、ＰｃｈＦＥＴ５とＰｃｈＦＥ
Ｔｌ、ＮｃｈＦＥＴ６とＮｃｈＦＥＴ４はそれぞれ並列
接続されている。
フは、Ｐ ｃ ｈ Ｆ Ｅ Ｔ ８とＮｃｈＦＥＴ９の
ゲート電極に接続される。ＰｃｈＦＥＴ８とＮｃｈＦＥ
Ｔ９はＣＭＯＳインバータ１１を構成し、この出力は端
子ＯＵＴに接続されてシュミットトリガ回路の出力とな
る。また端子ＯＵＴはＰｃｈＦＥＴ５とＮｃｈＦＥＴ６
のゲート電極に接続され、ＰｃｈＦＥＴ５とＰｃｈＦＥ
Ｔｌ、ＮｃｈＦＥＴ６とＮｃｈＦＥＴ４はそれぞれ並列
接続されている。
ｖｓｓに対する端子ＩＮの電圧をＶ Ｉ Ｎ 、出カフ
の電圧をＶ７．端子ＯＵＴの電圧をＶ。ＩｊＴとし、ｖ
ＩＮの時間的変化に対する各端子の電圧の時間的変化を
第４図に示す。同図において時刻ｔｏの初期状態では入
力端子ＩＮがロウレベルであるからＰｃｈＦＥＴｌおよ
び２は導通状態（以下、オン状態と称する。） 、Ｎｃ
ｈＦＥＴ３および４は非導通状Ｂ（以下、オフ状態と称
する。）である。
の電圧をＶ７．端子ＯＵＴの電圧をＶ。ＩｊＴとし、ｖ
ＩＮの時間的変化に対する各端子の電圧の時間的変化を
第４図に示す。同図において時刻ｔｏの初期状態では入
力端子ＩＮがロウレベルであるからＰｃｈＦＥＴｌおよ
び２は導通状態（以下、オン状態と称する。） 、Ｎｃ
ｈＦＥＴ３および４は非導通状Ｂ（以下、オフ状態と称
する。）である。
以上４つのＦＥＴはＣＭＯＳインバータ１０を構成し、
その出カフはハイレベルである。従ってＣＭＯＳインバ
ータ１１の出力である端子ＯＵＴはロウレベルである。
その出カフはハイレベルである。従ってＣＭＯＳインバ
ータ１１の出力である端子ＯＵＴはロウレベルである。
一方ＰｃｎＦＥＴ５とＮｃｈＦＥＴ６のゲート電極は端
子ＯＵＴに接続されているのでそれぞれオン状態、オフ
状態である。ここでＰｃｈＦＥＴｌ、２，５、ＮＣｈＦ
ＥＴ３゜４．６の導通状態でのソース・ドレイン間の抵
抗値（以下、オン抵抗値と称する。）をそれぞれＲ１□
Ｒ２、Ｒ５、Ｒ３、Ｒ４、Ｒ６とし、ＣＭＯＳインバー
タ１１のしきい値電位をＶｏｏ／２と仮定する。入力電
位■、が上昇し、ＮｃｈＦＥＴ４に続いてＮｃｈＦＥＴ
３が導通し始めると、ＶフはＲ，、Ｒ５，Ｒ２を合成し
た値とＲ３゜Ｒ４，Ｒ６を合成した値の比で決定される
。しかしＶ７がＣＭＯＳインバータ１１のしきい値に達
するまでのＶＯＬＩＴはロウレベルであるからＰｃｈＦ
Ｅ ７５はオン状態であるのに対してＮｃｈＦＥＴ６
はオフ状態のままである。従ってそれまではＲ６はほと
んど無限大で■７はＲ１，Ｒ５，Ｒ２の合成抵抗値とＲ
，、Ｒ４の合成抵抗値の比と考えてよい。そのため■７
はＮ ｃ ｈ Ｆ Ｅ Ｔ ４および３が導通し始めて
からもなかなか降下しない。さらにＶ！Ｎ上昇を続ける
と、Ｖ７がＣＭＯＳインバータ１１のしきい値に達しｖ
ｏυ丁の上昇に伴いＮｃｈＦＥＴ６が導通し、またＰｃ
ｈＦＥＴ５がオフ状態になり始めるとＶ、は急速に降下
する（時刻ｔｓ）。このときのＶＩＮの値が、シュミッ
トトリガ回路の出力がロウレベルからハイレベルに変化
するときの入力電圧、すなわちハイレベル入力電圧ｖＩ
Ｈである。そしてＶＩＮがＶＤＤとなるとＰｃｈＦＥＴ
ｌ、２．５、ＮｃｈＦＥＴ９がオフ状態、ＮｃｈＦＥＴ
３．４．６、ＰｃｈＦＥＴ８がオン状態、■７はロウレ
ベル、ｖｏｕｔはハイレベルに落ち着く（時刻ｔ２）。
子ＯＵＴに接続されているのでそれぞれオン状態、オフ
状態である。ここでＰｃｈＦＥＴｌ、２，５、ＮＣｈＦ
ＥＴ３゜４．６の導通状態でのソース・ドレイン間の抵
抗値（以下、オン抵抗値と称する。）をそれぞれＲ１□
Ｒ２、Ｒ５、Ｒ３、Ｒ４、Ｒ６とし、ＣＭＯＳインバー
タ１１のしきい値電位をＶｏｏ／２と仮定する。入力電
位■、が上昇し、ＮｃｈＦＥＴ４に続いてＮｃｈＦＥＴ
３が導通し始めると、ＶフはＲ，、Ｒ５，Ｒ２を合成し
た値とＲ３゜Ｒ４，Ｒ６を合成した値の比で決定される
。しかしＶ７がＣＭＯＳインバータ１１のしきい値に達
するまでのＶＯＬＩＴはロウレベルであるからＰｃｈＦ
Ｅ ７５はオン状態であるのに対してＮｃｈＦＥＴ６
はオフ状態のままである。従ってそれまではＲ６はほと
んど無限大で■７はＲ１，Ｒ５，Ｒ２の合成抵抗値とＲ
，、Ｒ４の合成抵抗値の比と考えてよい。そのため■７
はＮ ｃ ｈ Ｆ Ｅ Ｔ ４および３が導通し始めて
からもなかなか降下しない。さらにＶ！Ｎ上昇を続ける
と、Ｖ７がＣＭＯＳインバータ１１のしきい値に達しｖ
ｏυ丁の上昇に伴いＮｃｈＦＥＴ６が導通し、またＰｃ
ｈＦＥＴ５がオフ状態になり始めるとＶ、は急速に降下
する（時刻ｔｓ）。このときのＶＩＮの値が、シュミッ
トトリガ回路の出力がロウレベルからハイレベルに変化
するときの入力電圧、すなわちハイレベル入力電圧ｖＩ
Ｈである。そしてＶＩＮがＶＤＤとなるとＰｃｈＦＥＴ
ｌ、２．５、ＮｃｈＦＥＴ９がオフ状態、ＮｃｈＦＥＴ
３．４．６、ＰｃｈＦＥＴ８がオン状態、■７はロウレ
ベル、ｖｏｕｔはハイレベルに落ち着く（時刻ｔ２）。
次に入力型、圧ＶＩＮが降下し、ＰｃｈＦＥＴｌに続い
てＰｃｈＦＥＴ２が導通し始めるとｖ７は上昇するが、
シュミットトリガ回路出力がロウレベルからハイレベル
へ変ｆヒする時とは逆に、ＰｃｈＦＥＴ５はオフ状態で
あるのに対してＮｃｈＦＥＴ６はオン状態であるからＶ
７は上昇しにくい。
てＰｃｈＦＥＴ２が導通し始めるとｖ７は上昇するが、
シュミットトリガ回路出力がロウレベルからハイレベル
へ変ｆヒする時とは逆に、ＰｃｈＦＥＴ５はオフ状態で
あるのに対してＮｃｈＦＥＴ６はオン状態であるからＶ
７は上昇しにくい。
さらにＶｌＮが降下し■フがＣＭＯＳインバータ１１の
しきい値に達するとＶｏＵ丁は降下してＰｃｈＦＥＴ５
が導通し、さらにＮｃｈＦＥＴ６がオフ状態になり始め
るので、Ｖフは急速に上昇する（時刻ｔ３）。このとき
のＶＩＮの値が、シュミットトリガ回路の出力がハイレ
ベルからロウレベルに変化するときの入力電圧、すなわ
ちロウレベル入力電圧ＶＩＬである。そしてＶＩＮがＶ
ｓｓとなる初期状態（時刻ｔ。）と同じ状態に戻る。
しきい値に達するとＶｏＵ丁は降下してＰｃｈＦＥＴ５
が導通し、さらにＮｃｈＦＥＴ６がオフ状態になり始め
るので、Ｖフは急速に上昇する（時刻ｔ３）。このとき
のＶＩＮの値が、シュミットトリガ回路の出力がハイレ
ベルからロウレベルに変化するときの入力電圧、すなわ
ちロウレベル入力電圧ＶＩＬである。そしてＶＩＮがＶ
ｓｓとなる初期状態（時刻ｔ。）と同じ状態に戻る。
上記のようなシュミットトリガ回路はその入力がロウレ
ベルにあるときには■ＩＨ未満、ハイレベルにあるとき
にはＶＤＤ ＶＩＬ未満の雑音成分が加わってもその
出力レベルは反転しないという雑音を除去する働きがあ
る。しかし入力端子ＩＮに。
ベルにあるときには■ＩＨ未満、ハイレベルにあるとき
にはＶＤＤ ＶＩＬ未満の雑音成分が加わってもその
出力レベルは反転しないという雑音を除去する働きがあ
る。しかし入力端子ＩＮに。
ＮｃｈＦＥＴがオン始めるゲート電圧（スレッシュホー
ルド電圧Ｖ 丁Ｎ ）から、ＰｃｈＦＥＴがオン始める
ゲート電圧（スレッシュホールド電圧ＶＤＤＶＴＰ）の
いわゆる中間レベルを印加した場合、ＰｃｈＦＥＴｌ、
２．５およびＮｃｈＦＥＴ３゜４．６はＦＥＴの非飽和
領域で動作するためにＶＤＤからＶＢ２へ貫通電流が流
れ、またＣＭＯＳインバータ１０の出カフが中間電位の
場合においてはＰｃｈＦＥＴ８およびＮｃｈＦＥＴ９も
貫通電流が流れる。
ルド電圧Ｖ 丁Ｎ ）から、ＰｃｈＦＥＴがオン始める
ゲート電圧（スレッシュホールド電圧ＶＤＤＶＴＰ）の
いわゆる中間レベルを印加した場合、ＰｃｈＦＥＴｌ、
２．５およびＮｃｈＦＥＴ３゜４．６はＦＥＴの非飽和
領域で動作するためにＶＤＤからＶＢ２へ貫通電流が流
れ、またＣＭＯＳインバータ１０の出カフが中間電位の
場合においてはＰｃｈＦＥＴ８およびＮｃｈＦＥＴ９も
貫通電流が流れる。
上述したシュミットトリガ回路は、おもにマイクロコン
ピュータなどの情報処理装置の入力回路として用いられ
ており、入力信号にノイズが乗っていてもシュミットト
リガ回路の雑音除去作用により、誤動作の原因となるヒ
ゲ状の信号を除去することができる。しかし従来のシュ
ミットトリガ回路では、入力信号として中間レベルが印
加されている場合、高電位と低電位の間にインバータを
介して貫通電流が流れ、特にこのようなシュミットトリ
ガ回路を多数使用するＣＭＯ９構造のマイクロコンピュ
ータでは、低消費電力化がはかれないなどの欠点が生ず
る。
ピュータなどの情報処理装置の入力回路として用いられ
ており、入力信号にノイズが乗っていてもシュミットト
リガ回路の雑音除去作用により、誤動作の原因となるヒ
ゲ状の信号を除去することができる。しかし従来のシュ
ミットトリガ回路では、入力信号として中間レベルが印
加されている場合、高電位と低電位の間にインバータを
介して貫通電流が流れ、特にこのようなシュミットトリ
ガ回路を多数使用するＣＭＯ９構造のマイクロコンピュ
ータでは、低消費電力化がはかれないなどの欠点が生ず
る。
本発明の目的は、シュミットトリガ回路を入力回路とし
て動作させる必要がない時には貫通電流が流れないよう
にして上、記の欠点を改良したシュミットトリガ回路を
提供することにある。
て動作させる必要がない時には貫通電流が流れないよう
にして上、記の欠点を改良したシュミットトリガ回路を
提供することにある。
本発明のシュミットトリガ回路は、外部信号を共通のゲ
ート入力とする第１のＰチャネル型ＭＯＳトランジスタ
、第２のＰチャネル型ＭＯＳトランジスタ、第１のＮチ
ャネル型ＭＯＳトランジスタ、および第２のＮチャネル
型ＭＯＳトランジスタを順次直列接続し、前記第１のＰ
チャネル型ＭＯＳトランジスタのソースを高位の電源に
、前記第２のＮチャネル型ＭＯＳ）ランジスタのソース
を低位の電源にそれぞれ接続した第１のインバータ手段
と、前記第２のＰチャネル型ＭＯ３）ランジスタと前記
第１のＮチャネル型ＭＯＳ）ランジスタとの接続点をゲ
ート入力とする第２のインバータ手段と、前記第２のイ
ンバータ手段の出力をゲート入力とし前記第１のＰチャ
ネル型ＭＯＳ）ランジスタと並列に接続される第３のＰ
チャネル型ＭＯ３）ランシタと、前記第２のインバータ
手段の出力をゲート入力とし前記第２のＮチャネル型Ｍ
ＯＳトランジスタと並列に接続される第３のＮチャネル
型ＭＯＳトランジスタと、前記高位または低位の電源と
前記第１のインバータ手段との間に挿入して制御信号に
よって制御する第１のスイッチ手段と、前記高位または
低位の電源と前記第２のインバータ手段の入力との間に
挿入して。
ート入力とする第１のＰチャネル型ＭＯＳトランジスタ
、第２のＰチャネル型ＭＯＳトランジスタ、第１のＮチ
ャネル型ＭＯＳトランジスタ、および第２のＮチャネル
型ＭＯＳトランジスタを順次直列接続し、前記第１のＰ
チャネル型ＭＯＳトランジスタのソースを高位の電源に
、前記第２のＮチャネル型ＭＯＳ）ランジスタのソース
を低位の電源にそれぞれ接続した第１のインバータ手段
と、前記第２のＰチャネル型ＭＯ３）ランジスタと前記
第１のＮチャネル型ＭＯＳ）ランジスタとの接続点をゲ
ート入力とする第２のインバータ手段と、前記第２のイ
ンバータ手段の出力をゲート入力とし前記第１のＰチャ
ネル型ＭＯＳ）ランジスタと並列に接続される第３のＰ
チャネル型ＭＯ３）ランシタと、前記第２のインバータ
手段の出力をゲート入力とし前記第２のＮチャネル型Ｍ
ＯＳトランジスタと並列に接続される第３のＮチャネル
型ＭＯＳトランジスタと、前記高位または低位の電源と
前記第１のインバータ手段との間に挿入して制御信号に
よって制御する第１のスイッチ手段と、前記高位または
低位の電源と前記第２のインバータ手段の入力との間に
挿入して。
前記制御信号によって制御する第２のスイッチ手段とを
備えて構成する。
備えて構成する。
以下、本発明のシュミットトリガ回路について図面を参
照して説明する。
照して説明する。
第１図は本発明の第一の実施例を示す回路図である。同
図においてＮｃｈＦＥＴ４および６のソース電極とＶＳ
Ｓの間にＮ ｃ ｈ Ｆ Ｅ Ｔ １２を接続し、ＣＭ
ＯＳインバータ１０の出カフとＶＤＤノ間にＰｃｈＦＥ
Ｔｌ３を接続し、Ｎ ｃ ｈ Ｆ Ｅ Ｔ １２とＰｃ
ｈＦＥＴｌ３のゲート電極には制御信号Ｃを入力する。
図においてＮｃｈＦＥＴ４および６のソース電極とＶＳ
Ｓの間にＮ ｃ ｈ Ｆ Ｅ Ｔ １２を接続し、ＣＭ
ＯＳインバータ１０の出カフとＶＤＤノ間にＰｃｈＦＥ
Ｔｌ３を接続し、Ｎ ｃ ｈ Ｆ Ｅ Ｔ １２とＰｃ
ｈＦＥＴｌ３のゲート電極には制御信号Ｃを入力する。
制御信号Ｃがハイレベルの時は、ＮｃｈＦＥＴ１２はオ
ン状態となり、ＮｃｈＦＥＴ４および６のソース電極に
はＶｓｓが加わる。まなＰｃｈＦＥＴｌ３はオフ状態（
高抵抗）となるのでＰｃｈＦＥＴ１３が存在しないのと
同じ状態となる。したがって第３図に示した従来例と等
価な構成となり、ＮｃｈＦＥＴ３，４，６．１２のオン
抵抗を、従来例（第３図）のＮｃｈＦＥＴ３．４．６の
関係と同様に決定することによってシュミットトリガ回
路として動作する。
ン状態となり、ＮｃｈＦＥＴ４および６のソース電極に
はＶｓｓが加わる。まなＰｃｈＦＥＴｌ３はオフ状態（
高抵抗）となるのでＰｃｈＦＥＴ１３が存在しないのと
同じ状態となる。したがって第３図に示した従来例と等
価な構成となり、ＮｃｈＦＥＴ３，４，６．１２のオン
抵抗を、従来例（第３図）のＮｃｈＦＥＴ３．４．６の
関係と同様に決定することによってシュミットトリガ回
路として動作する。
次に制御信号Ｃがロウレベルの時は、ＮｃｈＦＥＴ１２
はオフ状態となり、ＮｃｈＦＥＴ４および６のソース電
極とＧＮＤ間は高抵抗となる。従ってＣＭＯＳインバー
タ１０の入力端子ＩＮにＶｓｓより高くＶＤＤより低い
電圧を加えてもｖＤＤからＶｓｓへ貫通電流が流れない
。またＰｃｈＦＥＴｌ３はオン状態となり、入力端子Ｉ
Ｎに加える電圧に関係なくＣＭＯＳインバータ１０の出
カフはハイレベルにプルアップされ、ＣＭＯＳインバー
タ１１も貫通電流が流れない。なお、出力端子ＯＵＴに
はＣＭＯＳインバータ１０の出カフがＣＭＯＳインバー
タ１１で反転されロウレベルが出力される。
はオフ状態となり、ＮｃｈＦＥＴ４および６のソース電
極とＧＮＤ間は高抵抗となる。従ってＣＭＯＳインバー
タ１０の入力端子ＩＮにＶｓｓより高くＶＤＤより低い
電圧を加えてもｖＤＤからＶｓｓへ貫通電流が流れない
。またＰｃｈＦＥＴｌ３はオン状態となり、入力端子Ｉ
Ｎに加える電圧に関係なくＣＭＯＳインバータ１０の出
カフはハイレベルにプルアップされ、ＣＭＯＳインバー
タ１１も貫通電流が流れない。なお、出力端子ＯＵＴに
はＣＭＯＳインバータ１０の出カフがＣＭＯＳインバー
タ１１で反転されロウレベルが出力される。
第２図は本発明の第二の実施例を示す回路図である。同
図においてシュミットトリガ回路は並列接続されたＰｃ
ｈＦＥＴｌとＰｃｈＦＥＴ５のソース電極の接続点とＶ
ＤＤの間にＰｃｈＦＥＴｌ４を接続し、またＣＭＯＳイ
ンバータ１０の出カフとＧＮＤの間にＮｈｃＦＥＴ１５
を設け、それぞれのゲート電極に制御信号Ｃを入力して
いる。制御信号Ｃをロウレベルにすると、ＰｃｈＦＥＴ
ｌ４はオン状態に、ＮｃｈＦＥＴ１５はオフ状態と
−なり、上記と同様にシュミットトリガ回路として動作
する。制御信号ＣをハイレベルにするとＰｃｈＦＥＴｌ
４はオフ状態に、ＮｃｈＦＥＴ１５はオン状態となる。
図においてシュミットトリガ回路は並列接続されたＰｃ
ｈＦＥＴｌとＰｃｈＦＥＴ５のソース電極の接続点とＶ
ＤＤの間にＰｃｈＦＥＴｌ４を接続し、またＣＭＯＳイ
ンバータ１０の出カフとＧＮＤの間にＮｈｃＦＥＴ１５
を設け、それぞれのゲート電極に制御信号Ｃを入力して
いる。制御信号Ｃをロウレベルにすると、ＰｃｈＦＥＴ
ｌ４はオン状態に、ＮｃｈＦＥＴ１５はオフ状態と
−なり、上記と同様にシュミットトリガ回路として動作
する。制御信号ＣをハイレベルにするとＰｃｈＦＥＴｌ
４はオフ状態に、ＮｃｈＦＥＴ１５はオン状態となる。
したがって上記の同様にシュミットトリガ回路を入力回
路として動作させない場合に入力端子ＩＮに中間電位が
入力されてもシュミットトリガ回路には貫通電流が流れ
ない。
路として動作させない場合に入力端子ＩＮに中間電位が
入力されてもシュミットトリガ回路には貫通電流が流れ
ない。
以上、詳細に説明したように本発明のシュミットトリガ
回路によればシュミットトリガ回路を入力回路として用
いる必要がない時には、入力信号として中間レベルが印
加された場合にシュミットトリガ回路に流れる貫通電流
を防止することができるので、シュミットトリガ回路の
低消費電力化が可能となるという効果がある。
回路によればシュミットトリガ回路を入力回路として用
いる必要がない時には、入力信号として中間レベルが印
加された場合にシュミットトリガ回路に流れる貫通電流
を防止することができるので、シュミットトリガ回路の
低消費電力化が可能となるという効果がある。
第１図は本発明によるシュミットトリガ回路の第一の実
施例を示す回路図、第２図は第二の実施例を示す回路図
、第３図は従来のシュミットトリガ回路の例を示す回路
図、第４図はシュミットトリガ回路の動作を示す波形図
である。 １．２，５，８，１３．１４・・−ＰｃｈＦＥＴ、３．
４，６，９．ｌｊ、１５・−・ＮｃｈＦＥＴ、１０．１
１・・・ＣＭＯＳインバータ。 第 １ 図 茅 ２ 回 ＄３ＴｇＪ
施例を示す回路図、第２図は第二の実施例を示す回路図
、第３図は従来のシュミットトリガ回路の例を示す回路
図、第４図はシュミットトリガ回路の動作を示す波形図
である。 １．２，５，８，１３．１４・・−ＰｃｈＦＥＴ、３．
４，６，９．ｌｊ、１５・−・ＮｃｈＦＥＴ、１０．１
１・・・ＣＭＯＳインバータ。 第 １ 図 茅 ２ 回 ＄３ＴｇＪ
Claims (1)
- 【特許請求の範囲】 外部信号を共通のゲート入力とする第１のＰチャネル型
ＭＯＳトランジスタ、第２のＰチャネル型ＭＯＳトラン
ジスタ、第１のＮチャネル型ＭＯＳトランジスタ、およ
び第２のＮチャネル型ＭＯＳトランジスタを順次直列接
続し、前記第１のＰチャネル型ＭＯＳトランジスタのソ
ースを高位の電源に、前記第２のＮチャネル型ＭＯＳト
ランジスタのソースを低位の電源にそれぞれ接続した第
１のインバータ手段と、 前記第２のＰチャネル型ＭＯＳトランジスタと前記第１
のＮチャネル型ＭＯＳトランジスタとの接続点をゲート
入力とする第２のインバータ手段と、 前記第２のインバータ手段の出力をゲート入力とし前記
第１のＰチャネル型ＭＯＳトランジスタと並列に接続さ
れる第３のＰチャネル型ＭＯＳトランジタと、 前記第２のインバータ手段の出力をゲート入力とし前記
第２のＮチャネル型ＭＯＳトランジスタと並列に接続さ
れる第３のＮチャネル型ＭＯＳトランジスタと、 前記高位または低位の電源と前記第１のインバータ手段
との間に挿入して制御信号によって制御する第１のスイ
ッチ手段と、 前記高位または低位の電源と前記第２のインバータ手段
の入力との間に挿入して、前記制御信号によって制御す
る第２のスイッチ手段とを備えたことを特徴とするシュ
ミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8805487A JPS63254816A (ja) | 1987-04-10 | 1987-04-10 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8805487A JPS63254816A (ja) | 1987-04-10 | 1987-04-10 | シユミツトトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63254816A true JPS63254816A (ja) | 1988-10-21 |
Family
ID=13932122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8805487A Pending JPS63254816A (ja) | 1987-04-10 | 1987-04-10 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63254816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287854A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | 入力回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208926A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | シユミツトトリガ回路 |
| JPS59224915A (ja) * | 1983-06-03 | 1984-12-17 | Toshiba Corp | デ−タラツチ回路 |
| JPS59224914A (ja) * | 1983-06-03 | 1984-12-17 | Toshiba Corp | デ−タラツチ回路 |
-
1987
- 1987-04-10 JP JP8805487A patent/JPS63254816A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208926A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | シユミツトトリガ回路 |
| JPS59224915A (ja) * | 1983-06-03 | 1984-12-17 | Toshiba Corp | デ−タラツチ回路 |
| JPS59224914A (ja) * | 1983-06-03 | 1984-12-17 | Toshiba Corp | デ−タラツチ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287854A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | 入力回路 |
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