JPS6364060B2 - - Google Patents
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- JPS6364060B2 JPS6364060B2 JP55074296A JP7429680A JPS6364060B2 JP S6364060 B2 JPS6364060 B2 JP S6364060B2 JP 55074296 A JP55074296 A JP 55074296A JP 7429680 A JP7429680 A JP 7429680A JP S6364060 B2 JPS6364060 B2 JP S6364060B2
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- Japan
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- type
- width
- emitter layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に、アノードエミツタ
短絡型のゲートターンオフサイリスタのエミツタ
短絡構造に関するものである。
短絡型のゲートターンオフサイリスタのエミツタ
短絡構造に関するものである。
半導体装置では動作の高速化を図るために、半
導体基体内に金などの重金属をドーピングする方
法が採用されている。この方法によれば、重金属
のドープによつてオン電圧が増加し、また、洩れ
電流が増加するなどの問題がある。
導体基体内に金などの重金属をドーピングする方
法が採用されている。この方法によれば、重金属
のドープによつてオン電圧が増加し、また、洩れ
電流が増加するなどの問題がある。
近年実用化されてきた放射線照射は重金属と同
様に半導体基体内に再結合中心を作るものである
が、照射線量を多くして高速化を図ると、オン電
圧はやはり増加する。
様に半導体基体内に再結合中心を作るものである
が、照射線量を多くして高速化を図ると、オン電
圧はやはり増加する。
ゲートターンオフサイリスタ（以下、GTOと
略記）では、ターンオフ特性の向上と高速化のた
めに、アノードエミツタ短絡構造が提案された。
この構造によれば、重金属のドープや放射線照射
をしていないのでオン電圧や洩れ電流の増加の問
題はない。
略記）では、ターンオフ特性の向上と高速化のた
めに、アノードエミツタ短絡構造が提案された。
この構造によれば、重金属のドープや放射線照射
をしていないのでオン電圧や洩れ電流の増加の問
題はない。
第１図は上記のアノードエミツタ短絡型の
GTOの基本原理構造を示している。
GTOの基本原理構造を示している。
第１図において、１は主表面２，３を有する半
導体基体である。半導体基体１内には第１エミツ
タ（pE）層４、第１ベース（nB）層５、第２ベー
ス（pB）層６、第２エミツタ（nE）層７を有し、
各層４〜７は順次導電型が異なつているので、隣
接層相互でpn接合J1〜J3を形成している。pE層４
とnB層５は第１主表面２に露出し、nB層５の露出
部にはnB層５の一部である高不純物濃度（n+）層
５ａを有している。第１主表面２において、pE層
４とn+層５ａに第１主電極（アノード）８が低
抵抗接触し、第２主表面３においては、pB層６に
制御電極（ゲート）９が、また、nE層７に第２主
電極（カソード）１０がそれぞれ低抵抗接触して
いる。
導体基体である。半導体基体１内には第１エミツ
タ（pE）層４、第１ベース（nB）層５、第２ベー
ス（pB）層６、第２エミツタ（nE）層７を有し、
各層４〜７は順次導電型が異なつているので、隣
接層相互でpn接合J1〜J3を形成している。pE層４
とnB層５は第１主表面２に露出し、nB層５の露出
部にはnB層５の一部である高不純物濃度（n+）層
５ａを有している。第１主表面２において、pE層
４とn+層５ａに第１主電極（アノード）８が低
抵抗接触し、第２主表面３においては、pB層６に
制御電極（ゲート）９が、また、nE層７に第２主
電極（カソード）１０がそれぞれ低抵抗接触して
いる。
実際のGTOでは、図示の基本単位が１固の半
導体基体に複数個内蔵されている。
導体基体に複数個内蔵されている。
図示のGTOでは、pE層４が、第１主表面２の
全面にわたつて設けられていないので、導通時
に、pE層４からnB層５へのホールの注入が抑えら
れてpE層４、nB層５そしてpB層６で作るpnpトラ
ンジスタの電流増巾率が抵減されており、また、
nB層５に蓄積されるキヤリアが、ターンオフ時に
はn+層５ａを介してアノード８へ引き抜かれる。
全面にわたつて設けられていないので、導通時
に、pE層４からnB層５へのホールの注入が抑えら
れてpE層４、nB層５そしてpB層６で作るpnpトラ
ンジスタの電流増巾率が抵減されており、また、
nB層５に蓄積されるキヤリアが、ターンオフ時に
はn+層５ａを介してアノード８へ引き抜かれる。
従つて、nB層５におけるキヤリアライフタイム
が長くても、設計仕様を調節し、pn接合J1の短絡
程度を適正化することにより、重金属ドープや放
射線照射を施すことなく、ターンオフ時間を短縮
し、オン電圧や洩れ電流の小さいGTOを実現で
きるようになつた。
が長くても、設計仕様を調節し、pn接合J1の短絡
程度を適正化することにより、重金属ドープや放
射線照射を施すことなく、ターンオフ時間を短縮
し、オン電圧や洩れ電流の小さいGTOを実現で
きるようになつた。
GTOでは、ゲートからの電流引出しが充分に
行われず、半導体基体内にキヤリアが残存してい
ると、ターンオフ失敗を起こし、GTOが熱破壊
を起こすことがあり、第１図に示すGTOにおい
ても、ターンオフ失敗を起こすおそれがある。
行われず、半導体基体内にキヤリアが残存してい
ると、ターンオフ失敗を起こし、GTOが熱破壊
を起こすことがあり、第１図に示すGTOにおい
ても、ターンオフ失敗を起こすおそれがある。
即ち、キヤリアはゲート９の近傍から消滅して
行き、nE層７の第１主表面への垂直投影領域中nE
層７の中央部直下付近のキヤリアが最後に消減す
る。この中央部直下付近にキヤリアが残存してい
るとターンオフ失敗を起こしてしまう。
行き、nE層７の第１主表面への垂直投影領域中nE
層７の中央部直下付近のキヤリアが最後に消減す
る。この中央部直下付近にキヤリアが残存してい
るとターンオフ失敗を起こしてしまう。
この傾向はnE層７の幅が大きくなるほど顕著に
現れる。
現れる。
nE層７の幅は小さい程、ターンオフ特性は良好
になるが、nE層７の幅を小さくすると、それだ
け、nE層を流れる電流も低減するので、GTOの
通電容量そのものも低下してしまう。
になるが、nE層７の幅を小さくすると、それだ
け、nE層を流れる電流も低減するので、GTOの
通電容量そのものも低下してしまう。
また、nE層７の幅を小さくする程、カソード１
０の取付けなどの面から製造も面倒になる。
０の取付けなどの面から製造も面倒になる。
そこで、第２図に示すように、nE層７の中央直
下にもn+層５ａを設けたGTOが考案された。
下にもn+層５ａを設けたGTOが考案された。
尚、第２図において、第１図と同一符号は同一
物、若くは相当物を示している。
物、若くは相当物を示している。
第３図は第２図に示すGTOのpn接合J2におけ
る定常導通状態での横方向の電流密度分布の一例
を示している。
る定常導通状態での横方向の電流密度分布の一例
を示している。
第３図によれば、nE層７の中央部直下にもn+層
５ａを設けることによつて、nE層７中央部の直下
で、電流密度が低下し、また、nE層７中央直下の
n+層５ａの幅Woを大きくする程、電流密度は低
下することが分る。
５ａを設けることによつて、nE層７中央部の直下
で、電流密度が低下し、また、nE層７中央直下の
n+層５ａの幅Woを大きくする程、電流密度は低
下することが分る。
nE層７中央部直下で電流密度が低下すれば、タ
ーンオフ性能は向上することになるが、nE層７中
央部直下での電流密度を低下させればさせるだ
け、pE層４が存在している部分との電流密度の差
は大きくなり、定常導通状態では、通電に関して
nE層７面積を有効に利用できなくなる。また、nE
層７中央部直下のn+層５ａの幅Woを大きくし、
pE層４の幅Wpを小さくすると、pE層４の中央部
における電流密度が高くなり、それによつて、タ
ーンオフ失敗を起こし、GTOが熱破壊を起こす
おそれがある。
ーンオフ性能は向上することになるが、nE層７中
央部直下での電流密度を低下させればさせるだ
け、pE層４が存在している部分との電流密度の差
は大きくなり、定常導通状態では、通電に関して
nE層７面積を有効に利用できなくなる。また、nE
層７中央部直下のn+層５ａの幅Woを大きくし、
pE層４の幅Wpを小さくすると、pE層４の中央部
における電流密度が高くなり、それによつて、タ
ーンオフ失敗を起こし、GTOが熱破壊を起こす
おそれがある。
それ故、本発明の目的は破壊耐量、電流容量が
大きく、製造の容易なアノード短絡型のGTO、
即ち、半導体装置を提供することにある。
大きく、製造の容易なアノード短絡型のGTO、
即ち、半導体装置を提供することにある。
上記目的を達成する本発明の特徴とするところ
は、アノード短絡型GTOにおいて、PE層を複数
個に分割し、nE層を第１主表面に垂直投影した領
域ではアノード短絡の度合をnE層の中央部直下か
ら周辺部直下に向うとともに小さくしたことにあ
る。
は、アノード短絡型GTOにおいて、PE層を複数
個に分割し、nE層を第１主表面に垂直投影した領
域ではアノード短絡の度合をnE層の中央部直下か
ら周辺部直下に向うとともに小さくしたことにあ
る。
以下、本発明を図面とともに説明する。
第４図は半導体基体面積およびオン電圧を同等
としてpE層４の幅Wpを変えた時の半導体基体内
での電流分布を示している。
としてpE層４の幅Wpを変えた時の半導体基体内
での電流分布を示している。
第４図中、第１図と同一符号は同一物若くは相
当物を示している。
当物を示している。
いずれの場合もpn接合J1付近のpE層４で電流が
集中している。
集中している。
第４図に示すような電流分布の場合、平均電流
密度は第４図ａで90A／cm2、第４図ｂで235A／
cm2、第４図ｃで330A／cm2であり、pE層４の幅Wp
を大きくするほど電流密度も増加することが確認
された。このことは、同一電流密度とすると、pE
層４の幅Wpが大きいほど、オン電圧は小さくな
ることを意味している。pE短絡部、即ち、n+層５
ａを流れる電流は全電流に対して、第４図ａの場
合に80％、第４図ｂの場合に65％、第４図ｃの場
合に50％であり、n+層５ａの幅Woが小さいほど、
pE層４を流れる電流は大きくなることも確認され
た。これは、pE層４の幅Wpが大きいほどホール
注入が多くなるためである。
密度は第４図ａで90A／cm2、第４図ｂで235A／
cm2、第４図ｃで330A／cm2であり、pE層４の幅Wp
を大きくするほど電流密度も増加することが確認
された。このことは、同一電流密度とすると、pE
層４の幅Wpが大きいほど、オン電圧は小さくな
ることを意味している。pE短絡部、即ち、n+層５
ａを流れる電流は全電流に対して、第４図ａの場
合に80％、第４図ｂの場合に65％、第４図ｃの場
合に50％であり、n+層５ａの幅Woが小さいほど、
pE層４を流れる電流は大きくなることも確認され
た。これは、pE層４の幅Wpが大きいほどホール
注入が多くなるためである。
第５図は第４図ａ〜ｃのように、pE層幅Wpを
変えた時の半導体基体１の中央、即ち、第４図ｃ
の−線に沿つた位置におけるpE層４〜nE層７
の電子濃度分布の一例を示している。
変えた時の半導体基体１の中央、即ち、第４図ｃ
の−線に沿つた位置におけるpE層４〜nE層７
の電子濃度分布の一例を示している。
第５図によれば、pE層４の幅Wpが大きく電流
密度が大きいほど、電子濃度も大きいことがわか
る。
密度が大きいほど、電子濃度も大きいことがわか
る。
従つて、(1)ターンオフ性能は半導体基体１内に
おける電流が少ないほど良好に行われること、(2)
半導体基体１内における電流はpE層４の幅Wpに
比例すること、そして、(3)ゲート９による電流引
出しはゲート近傍から始まり、nE層７の中央に向
つて進行すること、から、本発明者らはnE層中央
部直下におけるアノード短絡度合を大きくしてこ
こでの電流を少なくし、nE層周辺部直下における
アノード短絡度合を小さくし、ここでの電流を大
きくすれば、半導体基体１の全面でほぼ同時にタ
ーンオフ現象が進行すると考えるに到つた。
おける電流が少ないほど良好に行われること、(2)
半導体基体１内における電流はpE層４の幅Wpに
比例すること、そして、(3)ゲート９による電流引
出しはゲート近傍から始まり、nE層７の中央に向
つて進行すること、から、本発明者らはnE層中央
部直下におけるアノード短絡度合を大きくしてこ
こでの電流を少なくし、nE層周辺部直下における
アノード短絡度合を小さくし、ここでの電流を大
きくすれば、半導体基体１の全面でほぼ同時にタ
ーンオフ現象が進行すると考えるに到つた。
第６図は上記考えに基づいた本発明になる
GTOのモデルを示している。
GTOのモデルを示している。
図中、第１図と同一符号は同一物若くは相当物
を示している。
を示している。
pE層は３個に分割され図において、左側のpE層
４ａから右側のpE層４ｃに向うほど、その幅Wp
は小さくなつている。
４ａから右側のpE層４ｃに向うほど、その幅Wp
は小さくなつている。
第７図ａ〜ｃは第６図の−，−，−
線で示す位置における半導体基体１内での横方
向の電流密度分布の一測定例を示している。
線で示す位置における半導体基体１内での横方
向の電流密度分布の一測定例を示している。
第７図によれば、第３図と同様に各pE層４ａ〜
４ｃの中央部で電流密度が極大になり、各n+層
５ａの中央部で極小となつており、また、アノー
ド８からカソード１０に向うにつれて電流密度が
低下し、電流密度の極大値と極小値の差が小さく
なつていくことがわかる。また、ターンオフ時に
最初に阻止状態を回復して行くpn接合J2，J3付近
の−線、−線で示す位置では電流分布は
第７図ｂ，ｃに示すように、広幅のpE層４ａから
狭幅のpE層４ｃに行くに従つてなだらかな傾斜で
小さくなつていくこともわかる。
４ｃの中央部で電流密度が極大になり、各n+層
５ａの中央部で極小となつており、また、アノー
ド８からカソード１０に向うにつれて電流密度が
低下し、電流密度の極大値と極小値の差が小さく
なつていくことがわかる。また、ターンオフ時に
最初に阻止状態を回復して行くpn接合J2，J3付近
の−線、−線で示す位置では電流分布は
第７図ｂ，ｃに示すように、広幅のpE層４ａから
狭幅のpE層４ｃに行くに従つてなだらかな傾斜で
小さくなつていくこともわかる。
このため、pE層４を複数個に分割し、nE層７中
央部直下のpE層の幅Wpを小さくし、また、nE層
７周辺部直下のpE層の幅Wpを大きくすれば、nE
層７の幅を大きくしても、nE層７の直下全域での
電流密度の差を大きくすることなく、しかもnE層
７中央部直下での電流密度を小さくして、半導体
基体１全面で均等なターンオフが行われることが
理解されよう。
央部直下のpE層の幅Wpを小さくし、また、nE層
７周辺部直下のpE層の幅Wpを大きくすれば、nE
層７の幅を大きくしても、nE層７の直下全域での
電流密度の差を大きくすることなく、しかもnE層
７中央部直下での電流密度を小さくして、半導体
基体１全面で均等なターンオフが行われることが
理解されよう。
第８図は良好なターンオフ性能が確認された本
発明になるGTOの部分的斜視図である。
発明になるGTOの部分的斜視図である。
図中、第６図と同一符号は同一物、若くは相当
物を示している。
物を示している。
図示のGTOの製造と具体的数値を説明するに、
先ず、ｎ型導電性の抵抗率100Ωcmのシリコンウ
エハを用意し、公知の拡散法により、pE層４ａ〜
４ｃ、pB層６を同時に形成する。次にpB層６中に
公知の選択拡散法によりnE層７を複数値設ける。
更に、公知の選択拡散法により主表面２側から複
数個のn+層５ａを形成する。主表面２全面には
アノード８を公知の蒸着法により低抵抗接触さ
せ、また主表面３側では、pB層６と複数個のnE層
７に公知の選択蒸着法によりゲート９とカソード
１０を設ける。
先ず、ｎ型導電性の抵抗率100Ωcmのシリコンウ
エハを用意し、公知の拡散法により、pE層４ａ〜
４ｃ、pB層６を同時に形成する。次にpB層６中に
公知の選択拡散法によりnE層７を複数値設ける。
更に、公知の選択拡散法により主表面２側から複
数個のn+層５ａを形成する。主表面２全面には
アノード８を公知の蒸着法により低抵抗接触さ
せ、また主表面３側では、pB層６と複数個のnE層
７に公知の選択蒸着法によりゲート９とカソード
１０を設ける。
各nE層７の幅は325μｍ、nE層７直下における各
n+層の幅Woは50μｍ、そして、nE層７中央部直下
におけるpE層４ｃの幅Wpは50μｍ、nE層７周辺部
直下におけるpE層４ａの幅Wpは150μｍ、そして、
両pE層４ａ，４ｃの間のpE層４ｂの幅Wpを75μｍ
とした。
n+層の幅Woは50μｍ、そして、nE層７中央部直下
におけるpE層４ｃの幅Wpは50μｍ、nE層７周辺部
直下におけるpE層４ａの幅Wpは150μｍ、そして、
両pE層４ａ，４ｃの間のpE層４ｂの幅Wpを75μｍ
とした。
GTOでは、通常、各nE層７の幅を200〜250μｍ
程度としているが、上記したように本発明によれ
ば、各nE層７の幅を325μｍと増加することが可能
である。また、この値は一例であつて、pE層４の
分割数、およびその幅を調節すれば、更に各nE層
７の幅を増加させることが可能である。
程度としているが、上記したように本発明によれ
ば、各nE層７の幅を325μｍと増加することが可能
である。また、この値は一例であつて、pE層４の
分割数、およびその幅を調節すれば、更に各nE層
７の幅を増加させることが可能である。
第８図に示すように、本発明によれば、nE層の
幅を増加させても、その中央部と周辺部の各々の
直下における電流密度に極端な差を生ずることが
なく、また、良好にゲートに引出されたり、アノ
ードに引出されて、半導体基体の全面で均等にタ
ーンオフが進行するので、ターンオフ失敗を起こ
し熱破壊に到ることはなく、破壊耐量の大きな
GTO、即ち半導体装置を得ることができる。
幅を増加させても、その中央部と周辺部の各々の
直下における電流密度に極端な差を生ずることが
なく、また、良好にゲートに引出されたり、アノ
ードに引出されて、半導体基体の全面で均等にタ
ーンオフが進行するので、ターンオフ失敗を起こ
し熱破壊に到ることはなく、破壊耐量の大きな
GTO、即ち半導体装置を得ることができる。
また、本発明ではnE層の幅を増加させることが
できるので、電流容量を増加させることができ
る。
できるので、電流容量を増加させることができ
る。
さらに、nE層の幅を増加できることにより、カ
ソードの取付けを容易に行うことができ、製造が
容易となる。特に、カソードとしてアルミニウム
を用い、公知の圧接構造により電流通電を行わせ
る場合、狭幅のアルミニウムカソードでは押圧力
により変形しゲート・カソード間が短絡する問題
があるが、本発明ではnE層に合せて広幅のアルミ
ニウムカソードとすることができるので、押圧力
によりアルミニウムカソードが変形する問題はな
くなる。
ソードの取付けを容易に行うことができ、製造が
容易となる。特に、カソードとしてアルミニウム
を用い、公知の圧接構造により電流通電を行わせ
る場合、狭幅のアルミニウムカソードでは押圧力
により変形しゲート・カソード間が短絡する問題
があるが、本発明ではnE層に合せて広幅のアルミ
ニウムカソードとすることができるので、押圧力
によりアルミニウムカソードが変形する問題はな
くなる。
第９図は本発明になる他のGTOの部分的斜視
図を示している。
図を示している。
第９図に示す符号中、第１図と同一符号は同一
物若くは相当物を示している。
物若くは相当物を示している。
第８図に示す実施例では分割されたpE層の幅を
変化させているが、第９図に示す実施例では各pE
層４の幅を同一としてその代りに、n+層５ａの
幅をnE層７の中央部直下において大きく、nE層７
周辺部直下において小さくし、もつて、pn接合J1
の短絡の度合を変化させている。
変化させているが、第９図に示す実施例では各pE
層４の幅を同一としてその代りに、n+層５ａの
幅をnE層７の中央部直下において大きく、nE層７
周辺部直下において小さくし、もつて、pn接合J1
の短絡の度合を変化させている。
このような構成においても、第８図に示した
GTOと同様な効果が得られる。
GTOと同様な効果が得られる。
また、第８図に示す実施例と第９図に示す実施
例を組合わせた構造、即ち、nE層７の中央部直下
から周辺部直下に向うとともに、各pE層４の幅を
増加させ、各n+層５ａの幅を小さくしていく構
造でも同様な効果が得られる。
例を組合わせた構造、即ち、nE層７の中央部直下
から周辺部直下に向うとともに、各pE層４の幅を
増加させ、各n+層５ａの幅を小さくしていく構
造でも同様な効果が得られる。
GTOでは、大電流容量が要求されるものでは
半導体基体１として円形のものを用い、複数個の
nE層７を放射状に配置することがしばしば行われ
ている。
半導体基体１として円形のものを用い、複数個の
nE層７を放射状に配置することがしばしば行われ
ている。
本発明によれば、このようなGTOにおいて、
各nE層に関して、第８図あるいは第９図に示すよ
うに、pE層は分割して設けられる。この場合、各
pE層は線状に配置されてもよいし、同一幅のpE層
４同志が、各nE層７の直下で、環状に結合されて
いてもよい。
各nE層に関して、第８図あるいは第９図に示すよ
うに、pE層は分割して設けられる。この場合、各
pE層は線状に配置されてもよいし、同一幅のpE層
４同志が、各nE層７の直下で、環状に結合されて
いてもよい。
また、増巾ゲート構造のGTOも従来より存在
するが、本発明は増巾ゲート用の補助nE層に対し
てでなく、主GTOを構成する各nE層に対するpE
層に適用される。
するが、本発明は増巾ゲート用の補助nE層に対し
てでなく、主GTOを構成する各nE層に対するpE
層に適用される。
第１図および第２図はそれぞれ従来のアノード
エミツタ短絡型のGTOを示す部分的縦断面図、
第３図は第２図に示す従来のGTOにおける電流
密度の分布状態を示す図、第４図ａ〜ｃは本発明
を得るに当つて製作したアノードエミツタ短絡型
GTOの電流分布状態を示す図、第５図は第４図
と同じく、アノードエミツタ短絡型GTOにおけ
る半導体基体の厚さ方向における電子濃度分布状
態を示す図、第６図は本発明になるGTOのモデ
ルを示す縦断面図、第７図はａ〜ｃはそれぞれ第
６図に示すモデルの−，−，−線で
示す位置における電流密度分布状態を示す図、第
８図および第９図はそれぞれ本発明の異なる実施
例を示すGTOの部分的斜視図である。 １……半導体基体、２，３……主表面、４，４
ａ〜４ｃ……pE層、５……nB層、５ａ……n+層、
６……pB層、７……nE層、８……アノード、９…
…ゲート、１０……カソード、J1〜J3……pn接
合。
エミツタ短絡型のGTOを示す部分的縦断面図、
第３図は第２図に示す従来のGTOにおける電流
密度の分布状態を示す図、第４図ａ〜ｃは本発明
を得るに当つて製作したアノードエミツタ短絡型
GTOの電流分布状態を示す図、第５図は第４図
と同じく、アノードエミツタ短絡型GTOにおけ
る半導体基体の厚さ方向における電子濃度分布状
態を示す図、第６図は本発明になるGTOのモデ
ルを示す縦断面図、第７図はａ〜ｃはそれぞれ第
６図に示すモデルの−，−，−線で
示す位置における電流密度分布状態を示す図、第
８図および第９図はそれぞれ本発明の異なる実施
例を示すGTOの部分的斜視図である。 １……半導体基体、２，３……主表面、４，４
ａ〜４ｃ……pE層、５……nB層、５ａ……n+層、
６……pB層、７……nE層、８……アノード、９…
…ゲート、１０……カソード、J1〜J3……pn接
合。
Claims (1)
- 【特許請求の範囲】 １ 一対の主表面を有し、この両主表面間にＰ型
エミツタ層、Ｎ型ベース層、Ｐ型ベース層、およ
びＮ型エミツタ層を順次有し、Ｐ型エミツタ層と
Ｎ型ベース層とがアノード側の主表面に露出して
おり、Ｎ型エミツタ層が複数に分割されてＰ型ベ
ース層とともにカソード側の主表面に露出してい
る半導体基体と、Ｐ型エミツタ層およびＮ型ベー
ス層に低抵抗接触されたアノード電極と、複数に
分割されたＮ型エミツタ層の各々に低抵抗接触さ
れたカソード電極と、Ｐ型ベース層に低抵抗接触
された制御電極とを有するゲートターンオフサイ
リスタにおいて、 Ｐ型エミツタ層は複数に分割されており、Ｐ型
エミツタ層の間にはＮ型ベース層が存在し、 Ｎ型ベース層は、Ｎ型エミツタ層の中央部、Ｎ
型エミツタ層の周辺部およびＮ型エミツタ層の中
央部と周辺部との間に位置する小なくとも一つの
部分それぞれをアノード側の主表面に垂直投影し
た部分においてアノード電極と低抵抗接触してお
り、 Ｎ型エミツタ層の中央部を垂直投影した部分、
Ｎ型エミツタ層の中央部と周辺部との間に位置す
る少なくとも一つの部分を垂直投影した部分およ
びＮ型エミツタ層の周辺部を垂直投影した部分に
おいて、Ｎ型ベース層がアノード電極と低抵抗接
触するそれぞれの部分の幅は、順次段階的に狭く
なることを特徴とするゲートターンオフサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7429680A JPS571257A (en) | 1980-06-04 | 1980-06-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7429680A JPS571257A (en) | 1980-06-04 | 1980-06-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS571257A JPS571257A (en) | 1982-01-06 |
| JPS6364060B2 true JPS6364060B2 (ja) | 1988-12-09 |
Family
ID=13543026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7429680A Granted JPS571257A (en) | 1980-06-04 | 1980-06-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS571257A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022369A (ja) * | 1983-07-18 | 1985-02-04 | Mitsubishi Electric Corp | 自己消弧形制御整流半導体装置 |
| JPS62147770A (ja) * | 1985-12-20 | 1987-07-01 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
| US4918509A (en) * | 1986-04-12 | 1990-04-17 | Licentia Patent-Verwaltungs-Gmbh | Gate turn-off thyristor |
| DE68923056T2 (de) * | 1988-10-04 | 1995-11-30 | Toshiba Kawasaki Kk | Halbleiteranordnung mit kurzgeschlossener Anode und Verfahren zu deren Herstellung. |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| EP0592992B1 (de) * | 1992-10-15 | 1999-03-03 | Siemens Aktiengesellschaft | Abschaltbarer Thyristor |
-
1980
- 1980-06-04 JP JP7429680A patent/JPS571257A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS571257A (en) | 1982-01-06 |
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