JPS6325672B2 - - Google Patents
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- Publication number
- JPS6325672B2 JPS6325672B2 JP55044302A JP4430280A JPS6325672B2 JP S6325672 B2 JPS6325672 B2 JP S6325672B2 JP 55044302 A JP55044302 A JP 55044302A JP 4430280 A JP4430280 A JP 4430280A JP S6325672 B2 JPS6325672 B2 JP S6325672B2
- Authority
- JP
- Japan
- Prior art keywords
- image data
- memory
- address
- partial image
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Memory System (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
この発明は、画像データを記憶し、読出するた
めの記憶装置に関するものである。
めの記憶装置に関するものである。
従来、画像をデータとして細め処理、太め処
理、認識処理、あるいはリモートセンシング等の
いわゆる画像を処理する場合、画像データの各画
素に対して、行方向と列方向の２次元的に番地を
割当て、任意の番地を指定することにより、任意
の画素データを読出し、ｎ×ｍの部分領域の画像
データ（以下、部分画像データとする）を単位と
して処理することが多い。
理、認識処理、あるいはリモートセンシング等の
いわゆる画像を処理する場合、画像データの各画
素に対して、行方向と列方向の２次元的に番地を
割当て、任意の番地を指定することにより、任意
の画素データを読出し、ｎ×ｍの部分領域の画像
データ（以下、部分画像データとする）を単位と
して処理することが多い。
しかし、通常のメモリ構成では、行方向及び列
方向の２次元に広りを持つ画像データから、処理
単位として必要とするＮ×Ｍの部分画像データに
含まれる全画素データを同時に読出すことは、困
難であつた。そのため、Ｎ×Ｍの部分画像データ
に含まれる各画素データに対して、各々合計Ｎ×
Ｍ回のメモリアクセスを行い、Ｎ×Ｍサイクルで
Ｎ×Ｍの部分画像データを読出すか、同一画像デ
ータを複数枚用意し、Ｎ×Ｍの部分画像データの
各画素データに対する番地を各々の画像データを
記憶しているメモリに与えて、複数画素データを
同一サイクルで読出していた。しかし、Ｎ×Ｍ回
のメモリアクセスを行つては、部分画像データの
読出し速度が遅く、同一画像データを複数枚用意
するには、メモリ容量が増大し、逆に書込み速度
が、用意した枚数分増える欠点が有つた。又、必
要とする部分画像データの大きさがＮ×Ｍで有
り、それを含む画像データの大きさがＸ×Ｙビツ
トの場合、（Ｍ−１），Ｘ＋Ｎビツト記憶するシフ
トレジスタ等を用いることにより、メモリを画像
データ１枚分持つことなし、Ｎ×Ｍの部分画像デ
ータを取出す方法が提案されていた。しかし、こ
の方法では、任意の画素位置を基準とする部分画
像データを短時間に読出すことが出来ない欠点が
有つた。
方向の２次元に広りを持つ画像データから、処理
単位として必要とするＮ×Ｍの部分画像データに
含まれる全画素データを同時に読出すことは、困
難であつた。そのため、Ｎ×Ｍの部分画像データ
に含まれる各画素データに対して、各々合計Ｎ×
Ｍ回のメモリアクセスを行い、Ｎ×Ｍサイクルで
Ｎ×Ｍの部分画像データを読出すか、同一画像デ
ータを複数枚用意し、Ｎ×Ｍの部分画像データの
各画素データに対する番地を各々の画像データを
記憶しているメモリに与えて、複数画素データを
同一サイクルで読出していた。しかし、Ｎ×Ｍ回
のメモリアクセスを行つては、部分画像データの
読出し速度が遅く、同一画像データを複数枚用意
するには、メモリ容量が増大し、逆に書込み速度
が、用意した枚数分増える欠点が有つた。又、必
要とする部分画像データの大きさがＮ×Ｍで有
り、それを含む画像データの大きさがＸ×Ｙビツ
トの場合、（Ｍ−１），Ｘ＋Ｎビツト記憶するシフ
トレジスタ等を用いることにより、メモリを画像
データ１枚分持つことなし、Ｎ×Ｍの部分画像デ
ータを取出す方法が提案されていた。しかし、こ
の方法では、任意の画素位置を基準とする部分画
像データを短時間に読出すことが出来ない欠点が
有つた。
この発明の目的は、メモリの容量を画像データ
一枚分とし、メモリに効果的な論理回路を付加す
るだけで、任意の画素位置を基準とする。Ｎ×Ｍ
の部分画像データを１回メモリアクセスで同時に
読出す画像記憶装置を提供することにある。
一枚分とし、メモリに効果的な論理回路を付加す
るだけで、任意の画素位置を基準とする。Ｎ×Ｍ
の部分画像データを１回メモリアクセスで同時に
読出す画像記憶装置を提供することにある。
この発明の一実施例について、図面を参照しな
がら説明する。なお、この実施例においては、Ｎ
×Ｍの部分画像データを３×３を一例として用
い、行方向及び列方向番地を指定する基準となる
画素位置を、部分画像データ３×３の中心とす
る。又、各画素に対して、複数ビツトの画像デー
タでも同様の制御により、処理可能である。しか
し、簡単のため、１ビツトの場合について説明す
る。
がら説明する。なお、この実施例においては、Ｎ
×Ｍの部分画像データを３×３を一例として用
い、行方向及び列方向番地を指定する基準となる
画素位置を、部分画像データ３×３の中心とす
る。又、各画素に対して、複数ビツトの画像デー
タでも同様の制御により、処理可能である。しか
し、簡単のため、１ビツトの場合について説明す
る。
第１図は本発明の全体のブロツク図を示す。画
像データの処理及び画像データの入出力制御を行
なうデータ処理方向１００と、メモリに効果的な
論理回路を付加した画像メモリ２００とにより構
成され、データ処理装置１００から出力する例え
ば１ビツトの画像データ１００Ｓ及び、３×３の
部分画像の中心画素を指定する番地（以下中心番
地とする。）１１０Ｓと書込み制御を行う書込み
制御信号１２０Ｓとによつて、指定し、記憶ある
いは、読出しを行い、部分画像データ５００Ｓを
得るものである。
像データの処理及び画像データの入出力制御を行
なうデータ処理方向１００と、メモリに効果的な
論理回路を付加した画像メモリ２００とにより構
成され、データ処理装置１００から出力する例え
ば１ビツトの画像データ１００Ｓ及び、３×３の
部分画像の中心画素を指定する番地（以下中心番
地とする。）１１０Ｓと書込み制御を行う書込み
制御信号１２０Ｓとによつて、指定し、記憶ある
いは、読出しを行い、部分画像データ５００Ｓを
得るものである。
第２図は、画像メモリ２００を詳細に示すブロ
ツク図である。第１図におけるデータ処理装置１
００から出力される３×３の部分画像の中心番地
１１０Ｓを加減算器２１０，２２０，２３０，２
４０と、２ビツトデコード回路３１０，３２０と
によつて、同時に読出すべき部分画像データを含
むように画像データ一枚分のメモリを４つのブロ
ツクに分割したメモリ４１０，４２０，４３０，
４４０に対し、行方向番地１３０Ｓ及び列方向番
地１４０Ｓに各々隣接する２組ずつの記憶単位の
行及び列を指定する行方向番地２１０Ｓ及び２２
０Ｓと、行方向番地２３０Ｓ及び２４０Ｓとを生
成する。以上のように与えられた各方向番地２１
０Ｓ，２２０Ｓ，２３０Ｓ，２４０Ｓによつてメ
モリ４１０，４２０，４３０，４４０より各画素
データ４１１Ｓ〜４１４Ｓ，４２１Ｓ〜４２４
Ｓ，４３１Ｓ〜４３４Ｓ，４４１Ｓ〜４４４Ｓで
示す16画素は４つのブロツク同時に読出される。
そこで、第１図のデータ処理装置１００から出力
される行方向番地１３０Ｓのうち下位２ビツト１
３１Ｓ，１３２Ｓと、列方向番地１４０Ｓのうち
下位２ビツト１４１Ｓ，１４２Ｓとによつて、選
択整列回路５１０，…，５７０の選択制御が行わ
れ、部分画像データ５００Ｓ（S0〜S8の９ビツ
ト。）として得られる。
ツク図である。第１図におけるデータ処理装置１
００から出力される３×３の部分画像の中心番地
１１０Ｓを加減算器２１０，２２０，２３０，２
４０と、２ビツトデコード回路３１０，３２０と
によつて、同時に読出すべき部分画像データを含
むように画像データ一枚分のメモリを４つのブロ
ツクに分割したメモリ４１０，４２０，４３０，
４４０に対し、行方向番地１３０Ｓ及び列方向番
地１４０Ｓに各々隣接する２組ずつの記憶単位の
行及び列を指定する行方向番地２１０Ｓ及び２２
０Ｓと、行方向番地２３０Ｓ及び２４０Ｓとを生
成する。以上のように与えられた各方向番地２１
０Ｓ，２２０Ｓ，２３０Ｓ，２４０Ｓによつてメ
モリ４１０，４２０，４３０，４４０より各画素
データ４１１Ｓ〜４１４Ｓ，４２１Ｓ〜４２４
Ｓ，４３１Ｓ〜４３４Ｓ，４４１Ｓ〜４４４Ｓで
示す16画素は４つのブロツク同時に読出される。
そこで、第１図のデータ処理装置１００から出力
される行方向番地１３０Ｓのうち下位２ビツト１
３１Ｓ，１３２Ｓと、列方向番地１４０Ｓのうち
下位２ビツト１４１Ｓ，１４２Ｓとによつて、選
択整列回路５１０，…，５７０の選択制御が行わ
れ、部分画像データ５００Ｓ（S0〜S8の９ビツ
ト。）として得られる。
第３図は、加減算器２１０，２２０，２３０，
２４０に入力される３×３の部分画像の中心番地
１１０Ｓの内容を一例として示す。中心番地１１
０Ｓは２分割され、行方向番地１３０Ｓの内容を
Ｉその下位２ビツト１３１Ｓ及び１３２Ｓの内容
をiA，iB列方向番地１４０Ｓの内容をＪその下位
２ビツト１４１Ｓ及び１４２Ｓの内容をjA，jBと
する。行方向番地１３０Ｓの下位ビツト１３１Ｓ
及び１３２Ｓによつて、第２図に示す２ビツトデ
コード回路３１０は、 iA＝iB＝０のときデコード出力信号311S＝１ iA＝iB＝１のときデコード出力信号312S＝１ iA≠iBのときデコード出力信号311S＝312S＝０ になるようにデコード信号を出力する。列方向番
地１４０Ｓの下位ビツト１４１Ｓ及び１４２Ｓに
よつて、第２図に示す２ビツトデコード回路３２
０は、 jA＝jB＝０のときデコード出力信号321S＝１ jA＝jBのときデコード出力信号322S＝１ jA≠jBのときデコード出力信号321S＝322S＝０ になるようにデコード信号を出力する。また、デ
コード出力信号３１１Ｓ，３１２Ｓ，３２１Ｓ，
３２２Ｓによつて、加減算器２１０，２２０，２
３０，２４０の出力結果２１０Ｓ，２２０Ｓ，２
３０Ｓ，２４０Ｓは次のように制御される。
２４０に入力される３×３の部分画像の中心番地
１１０Ｓの内容を一例として示す。中心番地１１
０Ｓは２分割され、行方向番地１３０Ｓの内容を
Ｉその下位２ビツト１３１Ｓ及び１３２Ｓの内容
をiA，iB列方向番地１４０Ｓの内容をＪその下位
２ビツト１４１Ｓ及び１４２Ｓの内容をjA，jBと
する。行方向番地１３０Ｓの下位ビツト１３１Ｓ
及び１３２Ｓによつて、第２図に示す２ビツトデ
コード回路３１０は、 iA＝iB＝０のときデコード出力信号311S＝１ iA＝iB＝１のときデコード出力信号312S＝１ iA≠iBのときデコード出力信号311S＝312S＝０ になるようにデコード信号を出力する。列方向番
地１４０Ｓの下位ビツト１４１Ｓ及び１４２Ｓに
よつて、第２図に示す２ビツトデコード回路３２
０は、 jA＝jB＝０のときデコード出力信号321S＝１ jA＝jBのときデコード出力信号322S＝１ jA≠jBのときデコード出力信号321S＝322S＝０ になるようにデコード信号を出力する。また、デ
コード出力信号３１１Ｓ，３１２Ｓ，３２１Ｓ，
３２２Ｓによつて、加減算器２１０，２２０，２
３０，２４０の出力結果２１０Ｓ，２２０Ｓ，２
３０Ｓ，２４０Ｓは次のように制御される。
iA＝iBのとき、出力結果 210S＝Ｉ＋１
iA＝０又は、iB＝０のとき、出力結果 210S＝
Ｉ＋０＝Ｉ iA＝iBのとき、出力結果 220S＝Ｉ＋（−１）＝
Ｉ−１ iA＝１又は、iB＝１のとき、出力結果220S＝Ｉ
＋０＝Ｉ jA＝jBのとき、出力結果 230S＝Ｊ＋１ jA＝０又は、jB＝０のとき、出力結果 230S＝
Ｊ＋０＝Ｊ jA＝jBのとき、出力結果 240S＝Ｊ＋（−１）＝
Ｊ−１ jA＝１又は、jB＝１のとき、出力結果 240S＝
Ｊ＋０＝Ｊ となる。これにより、第３図に示すように中心番
地１１０Ｓが与えられると、 メモリ410の番地は、常に〔Ｉ又は（Ｉ＋１），
Ｊ又は、（Ｊ＋１）〕 メモリ420の番地は、常に〔Ｉ又は（Ｉ−１），
Ｊ又は、（Ｊ＋１）〕 メモリ430の番地は、常に〔Ｉ又は（Ｉ＋１），
Ｊ又は、（Ｊ−１）〕 メモリ４４０の番地は、常に〔Ｉ又は（Ｉ−
１），Ｊ又は、（Ｊ−１）〕 が指定されている。
Ｉ＋０＝Ｉ iA＝iBのとき、出力結果 220S＝Ｉ＋（−１）＝
Ｉ−１ iA＝１又は、iB＝１のとき、出力結果220S＝Ｉ
＋０＝Ｉ jA＝jBのとき、出力結果 230S＝Ｊ＋１ jA＝０又は、jB＝０のとき、出力結果 230S＝
Ｊ＋０＝Ｊ jA＝jBのとき、出力結果 240S＝Ｊ＋（−１）＝
Ｊ−１ jA＝１又は、jB＝１のとき、出力結果 240S＝
Ｊ＋０＝Ｊ となる。これにより、第３図に示すように中心番
地１１０Ｓが与えられると、 メモリ410の番地は、常に〔Ｉ又は（Ｉ＋１），
Ｊ又は、（Ｊ＋１）〕 メモリ420の番地は、常に〔Ｉ又は（Ｉ−１），
Ｊ又は、（Ｊ＋１）〕 メモリ430の番地は、常に〔Ｉ又は（Ｉ＋１），
Ｊ又は、（Ｊ−１）〕 メモリ４４０の番地は、常に〔Ｉ又は（Ｉ−
１），Ｊ又は、（Ｊ−１）〕 が指定されている。
第４図は、加減算器２１０，２２０，２３０，
２４０の接続方法を詳しく示すブロツク図であ
る。なお、 メモリ410には、M0，M1，M4，M5 メモリ420には、M2，M3，M6，M7 メモリ430には、M8，M9，M12，M13 メモリ４４０には、M10，M11，M14，M15 が対応付けられ、各メモリ４１０〜４４０に対し
て、４ビツトずつ同時にアクセス出来るものとす
る。但し、M1〜M15は画素位置を表わす符号で
ある。
２４０の接続方法を詳しく示すブロツク図であ
る。なお、 メモリ410には、M0，M1，M4，M5 メモリ420には、M2，M3，M6，M7 メモリ430には、M8，M9，M12，M13 メモリ４４０には、M10，M11，M14，M15 が対応付けられ、各メモリ４１０〜４４０に対し
て、４ビツトずつ同時にアクセス出来るものとす
る。但し、M1〜M15は画素位置を表わす符号で
ある。
第５図は画像データに対するM1〜M15の配置
関係を示す。概念図である。
関係を示す。概念図である。
次に第２図、第４図、第５図を用いて更に説明
する。
する。
行方向番地130S＝Ｉ＝Ｉ
131S＝iA＝０
132S＝iB＝０
列方向番地140S＝Ｊ＝Ｊ
141S＝jA＝０
142S＝jB＝０
と指定すれば、先の説明に従つて、第２図に示す
２ビツトデコード回路３１０，３２０と、加減算
器２１０，２２０，２３０，２４０によつて、 メモリ410は、〔Ｉ，Ｊ〕番地のM0，M1，M4，
M5， メモリ420は、〔Ｉ−１，Ｊ〕番地のM2，M3，
M6，M7， メモリ430は、〔Ｉ，Ｊ−１〕番地のM8，M9，
M12，M13， メモリ440は、〔Ｉ−１，Ｊ−１〕番地のM10，
M11，M14，M15 が読出される。しかし、メモリ４１０，４２０，
４３０，４４０の各出力を直接、部分画像データ
として用いると、行方向番地のiA，iBと列方向番
地のjA，jBが変化するたびに、３×３の部分画像
データの出力ビツト位置が変化する。これでは、
画像データとして、非常に用いにくいので予め設
定した状態に整列を行なう必要がある。
２ビツトデコード回路３１０，３２０と、加減算
器２１０，２２０，２３０，２４０によつて、 メモリ410は、〔Ｉ，Ｊ〕番地のM0，M1，M4，
M5， メモリ420は、〔Ｉ−１，Ｊ〕番地のM2，M3，
M6，M7， メモリ430は、〔Ｉ，Ｊ−１〕番地のM8，M9，
M12，M13， メモリ440は、〔Ｉ−１，Ｊ−１〕番地のM10，
M11，M14，M15 が読出される。しかし、メモリ４１０，４２０，
４３０，４４０の各出力を直接、部分画像データ
として用いると、行方向番地のiA，iBと列方向番
地のjA，jBが変化するたびに、３×３の部分画像
データの出力ビツト位置が変化する。これでは、
画像データとして、非常に用いにくいので予め設
定した状態に整列を行なう必要がある。
第６図はメモリから出力された３×３の部分画
像データに対し、中心画素をS0とするS0〜S8を選
択整列する回路の一例を示す概念図である。
像データに対し、中心画素をS0とするS0〜S8を選
択整列する回路の一例を示す概念図である。
第７図は第２図における選択整列回路５１０〜
５７０のうち５１０を一例として詳しく示したブ
ロツク図である。また第８図に選択整列回路５１
０の動作を真理値として表わす図として示す。こ
の選択整列回路５１０を第２図のように接続する
ことによつて、４つのブロツク４１０，４２０，
４３０，４４０メモリから読出された合計16画素
データのうち３×３の部分画像データ５００Ｓ
（S0〜S8）に選択整列される。この選択整列回路
はシフト回路又はマルチプレクサ等で簡単に実現
出来る。
５７０のうち５１０を一例として詳しく示したブ
ロツク図である。また第８図に選択整列回路５１
０の動作を真理値として表わす図として示す。こ
の選択整列回路５１０を第２図のように接続する
ことによつて、４つのブロツク４１０，４２０，
４３０，４４０メモリから読出された合計16画素
データのうち３×３の部分画像データ５００Ｓ
（S0〜S8）に選択整列される。この選択整列回路
はシフト回路又はマルチプレクサ等で簡単に実現
出来る。
この発明は以上説明したように、メモリの容量
を画像データ一枚分として、効果的な論理回路を
付加するだけで、画像データにおける部分画像デ
ータを１回のメモリアクセスで読出せる効果があ
る。又、従来の数値データを記憶することも、画
像データと同様に行なえる。
を画像データ一枚分として、効果的な論理回路を
付加するだけで、画像データにおける部分画像デ
ータを１回のメモリアクセスで読出せる効果があ
る。又、従来の数値データを記憶することも、画
像データと同様に行なえる。
第１図は画像記憶装置全体を簡単に示すブロツ
ク図、第２図は画像メモリ２００を詳細に示すブ
ロツク図、第３図は３×３の部分画像の中心番地
１１０Ｓの内容を一例として示す図、第４図は第
２図における加減算器２１０，２２０，２３０，
２４０の接続方法を詳しく示すブロツク図、第５
図は画像データに対するM1〜M15の配置関係を
示す概念図、第６図は第２図におけるメモリ４１
０，４２０，４３０，４４０から出力されたデー
タに対し、部分画像データ５００Ｓを選択整列す
る一例を示す概念図、第７図は選択整列回路を詳
しく示したブロツク図、第８図は選択整列回路の
動作を真理値に表した図である。 図において、１００……データ処理装置、２０
０……画像メモリ、２１０，２２０，２３０，２
４０……加減算器、３１０，３２０……２ビツト
デコード回路、３３０，３４０……インバート回
路、４１０，４２０，４３０，４４０……メモリ
（ブロツク）、５１０，…，５７０……選択整列回
路をそれぞれ示す。
ク図、第２図は画像メモリ２００を詳細に示すブ
ロツク図、第３図は３×３の部分画像の中心番地
１１０Ｓの内容を一例として示す図、第４図は第
２図における加減算器２１０，２２０，２３０，
２４０の接続方法を詳しく示すブロツク図、第５
図は画像データに対するM1〜M15の配置関係を
示す概念図、第６図は第２図におけるメモリ４１
０，４２０，４３０，４４０から出力されたデー
タに対し、部分画像データ５００Ｓを選択整列す
る一例を示す概念図、第７図は選択整列回路を詳
しく示したブロツク図、第８図は選択整列回路の
動作を真理値に表した図である。 図において、１００……データ処理装置、２０
０……画像メモリ、２１０，２２０，２３０，２
４０……加減算器、３１０，３２０……２ビツト
デコード回路、３３０，３４０……インバート回
路、４１０，４２０，４３０，４４０……メモリ
（ブロツク）、５１０，…，５７０……選択整列回
路をそれぞれ示す。
Claims (1)
- １ 画像データを記憶する２次元アレイ状記憶装
置であつて、前記記憶装置に入力される行方向及
び列方向番地に対し、各方向番地毎に隣接する行
及び列を指定する２組ずつの行方向及び列方向番
地を生成する加減算器と、前記加減算器により生
成される番地によつて、同時に読出すべき部分画
像を含むように４ブロツクの記憶単位に分割記憶
する記憶手段と、前記行方向及び列方向番地に含
まれる下位ビツト及び読出すべき部分画像の大き
さに従つて、前記記憶手段から読出される前記分
割した画像データ群から部分画像データとして必
要な画素データを選択整列させる選択整列回路と
からなり、指定された画像データの任意の画素位
置を基準とする部分画像データを並列的に読出す
ることを特徴とした画像記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4430280A JPS56140390A (en) | 1980-04-04 | 1980-04-04 | Picture memory |
| US06/528,389 US4561072A (en) | 1980-04-04 | 1983-10-21 | Memory system handling a plurality of bits as a unit to be processed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4430280A JPS56140390A (en) | 1980-04-04 | 1980-04-04 | Picture memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56140390A JPS56140390A (en) | 1981-11-02 |
| JPS6325672B2 true JPS6325672B2 (ja) | 1988-05-26 |
Family
ID=12687698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4430280A Granted JPS56140390A (en) | 1980-04-04 | 1980-04-04 | Picture memory |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4561072A (ja) |
| JP (1) | JPS56140390A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
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| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
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