JPS63308785A

JPS63308785A - 半導体記憶装置

Info

Publication number: JPS63308785A
Application number: JP62143254A
Authority: JP
Inventors: Yusuke Masuda; 裕介増田; Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-10
Filing date: 1987-06-10
Publication date: 1988-12-16
Also published as: EP0295186B1; DE3851181D1; EP0295186A3; EP0295186A2; KR890001084A; US4962486A; KR910003381B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕斗既　　要産業上の利用分野従来の技術（第２３図〜２６図）発明が解決しようとする問題点問題点を解決するための手段（第１図）作用実施例第１の実施例（第２図〜第１９図）第２の実施例（第２０図〜第２１図）発明の効果（概　要〕任意の矩形状のビット集合体がアクセス可能なスライド
アクセスメモリを複数個たとえばｎ行Ｘｍ列に配列し、
これらを共通のデータ線に接続する。第１のアクセス手
段により各スライドアクセスメモリから同一の矩形状の
ビット集合体がアクセスされて各スライドアクセスメモ
リ内蔵の入出力部に接続されるが、第２のアクセス手段
によってアクセスされる特定ビットボインティングビッ
トの位置に応じて各スライドアクセスメモリの入出力部
を選択して動作可能、不能にすることにより所望のビッ
ト集合体のみを共通のデータ線に接続するようにしたも
のであり、これにより、スライドアクセスメモリの拡張
を図る。

〔産業上の利用分野〕

本発明は半導体記憶装置に関するものであり、特にアド
レス信号で指定されたメモリセルのデータのみならず、
該メモリセルを中心として２次元方向周辺の複数のメモ
リセルのデータを同時にアクセス可能としたいわゆるバ
ウンダリフリーの半導体記憶装置（以下、スライドアク
セスメモリ）の拡張に関する。

本発明による半導体記憶装置は、画像データ処理等のよ
うに多次元的データ処理に好適に用いられる。

〔従来の技術〕

例えば画像処理においては画像データを記憶するための
画像メモリが用いられるが、この画像メモリは例えばグ
ラフィックディスプレイ等に表示される画像に対応して
画像データを記憶していることが多い、このような画像
メモリに記憶された画像データは隣接アドレスに記憶さ
れているデータ間で、（１）圧縮する、（２）差分をと
る、（３）なめらかにする、その他のデータ処理を行な
うことがしばしばある。このようなデータ処理を行なう
ためには目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必要とさ
れる。従って、このような画像メモリ等においては目的
のメモリセルと共にその周辺のメモリセルに対しても迅
速にアクセスできることが要求される。

また、このような要求はメモリセル単位毎のアクセスに
限らず、マトリクス計算、３次元的データ処理等におい
てはワード毎についてもあり、隣接アドレスの記憶デー
タを高速に読み出せる機能があるとこれらの処理の効率
向上になる。

このため、本願出願人は、アクセスされるビット集合体
形状の縮小、拡張が容易であり、大容量化、高集積化を
損わないバウンダリフリーの半導体記憶装置（スライド
アクセスメモリ）を提案している（参照：特願昭６１−
２９７６２９号）。

１個のスライドアクセスメモリデバイスとして１Ｍビッ
トを仮定すると、第２３図のビットマツプ構成に示すよ
うに、Ｘ方向に沿って１０２４個のメモリセルが配置さ
れ、Ｙ方向に沿って１０２４個のメモリセルが配置され
ている。この場合、１つのローの選択は１０ビツトのロ
ーアドレスＲＡＯ〜ＲＡ９によって行われ、１つのコラ
ムはｌＯビットのコラムアドレスＣＡＯ〜ＣＡ９によっ
て行われる。ここで、４×４の矩形状のビット集合体を
同時にアクセスする場合を規定すると、この場合、ビッ
トマツプ上にポインティングビットＰＢを指定してアク
セスすることにより、ボインティングビットＰＢの近傍
ビット（太線枠内）もアクセスされることになる。ビッ
トマツプ上のいずれのビットもこのようなポインティン
グビットＰＢとなり得る場合には、チップ内においてバ
ウンダリが存在しない、つまりバウンダフリーとなる。

また、ボインティングピットＰＢがチップの限界に近づ
くと、チップバウンダリが存在する。そこで、このよう
なチップバウンダリを消滅させるために、バウンダリを
循環的にする。たとえば、第２４Ａ図に示すごとく、バ
ウンダリがチップのローバウンダリを超えたときには、
ローアドレスの小さい領域も同時にアクセスするように
し、また、第２４Ｂ図に示すごとく、バウンダリがチッ
プのコラムバウンダリを超えたときには、コラムアドレ
スの小さい領域も同時にアクセスするようにし、さらに
、第２４Ｃ図に示すごとく、バウンダリがチップのロー
バウンダリ、コラムバウンダリの両方を超えたときには
、ローアドレスおよびコラムアドレスの両方が小さい領
域も同時にアクセスするようにする。

上述のスライドアクセスメモリを複数個用いてメモリシ
ステムを拡張する場合、たとえば第２５図に示すように
、１６個のスライドアクセスメモリ　（１Ｍビット）を
用いてメモリシステムを拡張する場合、各メモリから同
一の４×４のビット集合体をアクセスしておき、次に、
ボインティングビットＰＢを含む４×４ビツトのビット
集合体のみを有効たとえば出力させ、他の斜線部分のア
クセスを無効化させればよい。このため、想定し得る拡
張後のスライドアクセスメモリシステムは第２６図に示
されるが、各スライドアクセスメモリｓＭｅ。，ＳＭｎ
０１、・・・、５Ｍ５ｓにセレクタ回路ＳＥＬを付設し
、これらのセレクタＳＥＬに対してＸデコーダＤＥＣＸ
からのチップセレクト信号ＸｃｓｌＸｃｔｌ＋￥ｅ、、
−又−ｃｓ、ｌ＋およびＹデコーダＩＩＥＣＹからのチ
ップセレクト信号Ｙ　ｅｓ。＊　Ｙｃｓ＋１ｃｔｚ＋Ｙ
　Ｃ＄　３　＋その他のデコード信号を与えることによ
り目的とする４×４の矩形状のビット集合体をアクセス
できる。

〔発明が解決しようとする問題点〕

しかしながら、第２６図に示すごとくスライドアクセス
メモリシステムを°拡張すると、各スライドアクセスメ
モリからの４×４のビット集合体の選択がスライドアク
セスメモリの外部で行うために、システム全体が大型化
し、さらに、セレクタへの配線量も大きく効率が悪いと
いう問題点がある。

〔問題点を解決するための手段〕

上述の問題点を解決するための手段は第１図に示される
。第１図において、スライドアクセスメモリＳＭｏｏ　
、　ＳＭ０１”　、　ＳＭ、ｌ−＋、−＋は０行Ｍ列に
配列されており、これらのスライドアクセスメモリは入
出力部を内蔵し、任意の矩形状のビット集合体がアクセ
ス可能である。さらに、各スライドアクセスメモリの入
出力部にはたとえば１６本のデータ線Ｄ０〜Ｄ４が共通
に接続されている。

第１のアクセス手段は各スライドアクセスメモリの同一
の矩形状のビット集合体をアクセスして当該入出力部に
接続し、第２のアクセス手段は各スライドアクセスメモ
リの入出力部を各ビット毎に選択して動作可能、不能に
するものである。

〔作　用〕

上述の手段によれば、第１のアクセス手段は各スライド
アクセスメモリたとえば第１図の図示の同一矩形状のビ
ット集合体（ただし、チップバウンダリーフリーとなっ
ているために分離することがある）をアクセスし、第２
のアクセス手段が各スライドアクセスメモリの入出力部
をそのビット毎に動作可能、不能にする。たとえば、ス
ライドアクセスメモリＳＭ、。では、ポインティングビ
ットＰＢを含む白枠部分に接続された入出力部を動作可
能にし、他の斜線部分に接続された入出力部を動作不能
（出力動作であればハイインピーダンス状態）にし、ま
た、同様に、スライドアクセスメモリＳ　Ｍｅｔ　、　
Ｓ　Ｍｈｏ　、　Ｓ　Ｍ＋＋では、白枠部分に接続され
た入出力部を動作可能にし、斜線部分に接続された入出
力部を動作不能にする。他のスライドアクセスメモリで
は、すべての入出力部を動作不能にする。この結果、第
１図においては、４つのスライドアクセスメモリＳ　Ｍ
ｏａ　、　Ｓ　Ｍｅｔ　。

Ｓ　Ｍ　＋。，ＳＭｎｚに跨がったボインティングピッ
トＰＢを含む矩形状のビット集合体がデータ線Ｄ０〜０
１５に接続されることになる。

〔実施例〕

第２図は本発明に係る半導体記憶装置の第１の実施例を
示すブロック回路図である。第２図においては、スライ
ドアクセスメモリＳＭ６゜，ＳＭｎ０１＋・・・、５Ｍ
３３（各メモリはたとえば１Ｍビット）は、４行、４列
に配列され、各メモリＳ　Ｍａｏ　、　Ｓ　Ｍｈ００Ｓ
ＭＩ。、３Ｍ３゜：　Ｓ　Ｍｅｔ　、　Ｓ　Ｍ＋＋　、
　Ｓ　Ｍｔ＋　。

５Ｍ３１　ｉ　ＳＭｏｚ　、　ＳＭＩｔ　、　ＳＭｔｚ
　、　ＳＭｔｚ　ｉＳ　Ｍ６３　、　Ｓ　Ｍｌｓ　、　
Ｓ　Ｍｚｓ　、　Ｓ　ＭｓｚはＸデコーダＤｌｌＩＣＸ
のチップセレクト信号Ｘ　ｅｓ６＋　Ｘ　ｅｌｌ＋　Ｘ
　Ｃ９Ｚ￥０．によって選択され、各メモリＳＭ、。。

ＳＭＩ＠・ＳＭｏｔ・Ｓ　Ｍ３ｏ　：　Ｓ　Ｍｈｏ・３
Ｍ口・ＳＭＩｆ，ｍＳＭｚ１；　ＳＭｇｏ，ＳＭｎ□，
ＳＭｎ、。

Ｓ　Ｍｔ３；　Ｓ　Ｍ３゜、　Ｓ　Ｍ３１　、　Ｓ　Ｍ
３！　、　Ｓ　ＭｓｘはＹデコーダｒｌＥｃＹ　（７）
　ｆ−／プセレクト信号Ｙ　ｅ＊０１　Ｙｃｓ＋＋Ｙ　
ｃｓｔ　Ｙｃ＊ｓによって選択される。

つまり、ボインティングピットＰＢが存在するメモリた
とえばＳ　Ｍ　００はチップセレクト信号Ｘ　ｃｓ。＋
　Ｙ　ＣＩ。によってアクティブにされ、さらに、その
ボインティングピットＰＢは図示しないローアドレスＲ
ＡＯ〜ＲＡ９およびコラムアドレスＣＡＯ−ＣＡ９によ
ってアクセスされる。ローアドレスＲＡＯ〜ＲＡ９、コ
ラムアドレスＣＡＯ〜ＣＡ９のデコードの結果、メモリ
ＳＭ、。以外に隣接するメモリＳＭ、、，ＳＭｎ、。、
もしくはＳ　Ｍ　＋　＋をアクセスする必要がある場合
は、データ要求信号がメモリＳＭ、。の端子０．．０．
、もしくは０３からメモリＳＭ、、，ＳＭｎ、。、もし
くはＳＭ、、の端子ＩＩ、１２．もしくは■、に送出さ
れる。なお、各メモリＳＭ、。，ＳＭｎ、、、・・・，
ＳＭｎ、、には、図示されていないが、ローアドレスＲ
ＡＯ〜ＲＡ９、コラムアドレスＣＡＯ〜ＣＡ９以外、各
種の制御信号ＲＡＳ　、ＣＡＳ　、Ｒ／Ｗ、百■等が共
通に供給され、また、ＹデコーダＤＥＣＹ、およびＸデ
コーダＤＥＣＸには、図示されていないが、ローアドレ
スの上位ビットＲＡＩＯ、ＲＡｌｌ、および、コラムア
ドレスの上位ピッ１−ＣＡ１０．ＣＡｌ１が供給されて
いる。

第３図は第２図のスライドアクセスメモリＳＭ、、の詳
細なブロック回路図である。第３図において、３１はア
ドレスデコーダ、メモリセルアレイ等を含む主回路、３
２は各種クロック信号を発生するクロック発生回路、３
３はラッチ回路３４を制御するビットマスクリード信号
Ｒ０〜Ｒ６１、ビットマスクライト信号Ｗ０〜Ｗ２．を
生成するＩ１０論理回路である。ラッチ回路３４は内部
データ線ＭＤ、〜ＭＤ、！１と各メモリに共通に接続さ
れたデータ線Ｄ０〜ＤＩ５とを接続するためのものであ
る。

ラッチ回路３４は、第４図にその１ビット分を示すよう
に、読出し時においてビットマスクリード信号Ｒ５によ
り制御されるリードバッファＲＢ、、および書込み時に
おいてビットマスクライト信号Ｗ、Ｉにより制御される
ライトアンプＷＡ、により構成されている。つまり、読
出し時において、ビットマスクリード信号Ｒ１がハイレ
ベル（“１″）のときにはリードバッファＲＢｋはオン
となり、内部データ線ＭＤｋを共通データ線Ｄｋに接続
するが、ビットマスクリード信号Ｒ３がローレベル（０
″）のときにはり−ドパソファＲＢ、はハイインピーダ
ンス状態となる。

また、書込み時において、ビットマスクライト信号Ｗｋ
がハイレベル（′１”）のときにはライトアンプＷＡｋ
は動作するが、ビットマスクライト信号Ｗヶがローレベ
ル（“０”）のときにはライトアンプＷＡヶは動作しな
い。

次に、ビットマスクリード信号Ｒｋ　　（ｋ＝ｏ〜１５
）のマスクパターンの発生について説明する。

なお、ビットマスクライト信号ｗ＊　　（ｋ＝ｏ〜１５
）のマスクパターンの発生も同様である。

ビットマスクリード信号Ｒ＊　　（ｋ＝ｏ〜１５）は第
５図に示すＩ１０論理回路によって発生される。第５図
において、Ｘデコーダ５０１は、チップセレクト信号Ｘ
ｅ、＋　（＝“０”）または隣接チップからの信号Ｏｒ
、Ｏｘもしくは百、（＝“０”）端子１．、Ｌもしくは
Ｔ、に受信してアクティブにされ、Ｘアドレスとしての
コラムアドレスＣＡＯ〜ＣＡ９をデコードする。この場
合、Ｘデコーダ５０１の出力Ｘ　ｏ、　Ｘ　＋、　Ｘ　
ｆ，ｍ　Ｘ　＊、および信号百、は下表のどと（なる。

ＣＡＯ〜ＣＡ９　　　Ｘｏ　　　Ｘ＋　　　Ｘｚ　　　
Ｘ３　　百。

３ＦＤ（１６進）１　　１　　１　　０　　０３ＦＥ　
　　　　　　　１　　　１　　　０　　　０　　　０３
ＦＦ　　　　　　　　１　　　０　　　０　　　０　　
　０上記以外　　　　１１１１まただし、Ｏｔは、端子Ｘ　ＣＭ　＋　Ｙ　ｅｌの１つが
“ｏ”であれば“１”である。さらに、Ｘデコーダ５０
１の出力Ｘ０〜Ｘ、は、信号Ｔ１およびＴ３のいすも“
１”であれば、そのままデコード信号Ｘ０　′〜Ｘ、／
となるが、信号下、もしくはＴ、が“０”であればゲー
ト５０３〜５０６によって反転されてデコード信号Ｘ０
１〜Ｘ３　′となる。また、Ｙデコーダ５０２は、チッ
プセレクト信号ＹｃｑＪ（＝“０″）または隣接チップ
からの信号０．．０．もしくはで、（−“Ｏ”）端子１
．．１．もしくはＴ：ｌに受信してアクティブにされ、
ＹアドレスとしてのローアドレスＲＡＯ〜ＲＡ９をデコ
ードする。この場合、Ｙデコーダ５０２の出力Ｙ　ｏ、
　Ｙ　＋、　Ｙ　２＋　Ｙ　３．および信号Ｏｔは下表
のごとくなる。

ＲＡＯ”ＲＡ９　　Ｙｏ　　ＹＩ　　Ｙｌ　　Ｙｓ　　
０ｘ３ＦＤ（１６進）１　　１　　１　　０　　０３Ｆ
Ｅ　　　　　　１　　１　　０　　０　　０３ＦＦ　　
　　　　１　　０　　０　　０　　０上記以外　　　　
１１１１まただし、百２は、端子Ｘ　ｅｌ　＋　ｙｅｓの１つが０
″であれば“１”である。さらに、Ｙデコーダ５０２の
出力Ｙ０〜Ｙ３は、信号Ｔ２および下、のいずれも“１
″であれば、そのままデコード信号Ｙｏ　　”〜Ｙ３　
′となるが、信号Ｔ２もしくはＴ３が“０”であればゲ
ート５０７〜５１０により反転されてデコード信号Ｙ０
　′〜Ｙ３　　’となる。

デコード信号ＸＯ’〜Ｘｉ　’およびＹ６　’〜Ｙ３　
′の交差するゲート６よ　（ｋ−０〜１５）は、これら
のデコード信号に応じてビットマスク信号を送出する。

なお、ビットマスク信号は、読出し時であればビットマ
スクリード信号Ｒ１であり、書込み時であればビットマ
スクライト信号Ｗｋである。

なお、出力０３．は、信号で９．百２がいずれも“０″
のときにのみ、“０”となり、それ以外は“１″である
。

第５図の回路動作の一例を第６図を参照して説明する。

たとえば、一×”６．。＝°０” Ｘ　ｅｌｌ　””　Ｘ　Ｃａｔ−￥０．−“１”Ｙ　ｃ
ｓ。＝“０″ Ｙ　ｅｌｌ　＝Ｙｃｍｔ　＝　　Ｙ、、＝　＝“１”Ｘ
アドレス（ＣＡＯ−ＣＡ９）＝３ＦＤ　　（１６進）Ｙ
アドレス（ＲＡＯ〜ＲＡ９）＝３ＦＥ　　（１６進）と
すると、スライドアクセスメモリＳＭ、。の■１０の論
理回路３３において、Ｘデコーダ５０１の出力（Ｘ、、
Ｘ、、Ｘｆ，ｍＸｉ４；！（１，１，１，０）　テあり
、この場合、Ｉ＋＝Ｌ＝“１”であるので、そのまま、
デコード信号（Ｘｏ　’、Ｘ＋　　’　。

ｘｚ　　’、ｘ、’）＝（１，１，１，０）となる。

従って、右隣りのチップＳ　Ｍ　ｏ　＋の選択信号とし
てので、も“Ｏ”となる。他方、Ｙデコーダ５０２の出
力（Ｙｏ、ＹＩ、Ｙｆ，ｍＹｓ　）は（１、１、０、Ｏ
）であり、この場合、ｌｔ−１ｖ−“１”であるのので
、そのまま、デコード信号（ＹＩ　’　、Ｙｌ　　’。

Ｙｚ　　’、Ｙ＋　　’）＝（１，１，Ｏ，Ｏ）となる
。

従って、下隣りのチップＳ　Ｍ　＋。の選択信号として
の０２も“０”となり、さらに、右下隣りのチップＳＭ
、の選択信号としての百、も“０”となる。

従って、ゲートＧｏ、Ｇ＋、Ｇｚ、Ｇｎ、Ｇｓ、Ｇｓが
オンとなり、第６図（Ａ）に示す斜線部分がアクセスさ
れることになる。なお、ＰＢはボインティングビットで
ある。

また、スライドアクセスメモリＳＭ、、においては、チ
ップセレクト信号−×“。ＩｔＹｅｌ。は“１”にもか
かわらず、チップＳ　Ｍ　００からの信号量、に“０”
を端子Ｔ１に受けてＩ１０論理回路３３のＸデコーダ５
０１、Ｙデコーダ５０２はアクティブにされる。この結
果、゛Ｘデコーダ５０１の出力（Ｘ００Ｘ＋、ＸＩＸ、
）は（１、１、１、Ｏ）であり、この場合、Ｉｔ　＝“
０”であるので、反転されてデコード信号（Ｘｏ　’、
Ｘ＋　　’、Ｘｉ　　’、Ｘ１　’）＝（０，０，０，
１）となる、他方、Ｙデコーダ５０２の出力（Ｙ　ｏ、
　Ｙ　＋　、　Ｙ　ｚ、　Ｙ　ｓ　）は（１、１。

０．０）であり、この場合、Ｉｔ−Ｔ３＝″１”である
ので、そのまま、デコード信号（Ｙ、’　。

ＹＩ　　’　、Ｙｔ　　’　、Ｙ、ｌ　’）＝（１，１
，０，０）となる。従って、ゲートＧ３．Ｇ？がオンと
なり、第６図（Ｂ）に示す斜線部分がアクセスされるこ
とになる。

さらに、スライドアクセスメモリＳＭ、。においても、
チップセレクト信号￥。、。＋ＹＣ１＋　は“１”にも
かかわらず、チップＳＭ、。からの信号量２に“０”を
端子下えに受けてＩ１０論理回路３３のＸデコーダ５０
１、Ｙデコーダ５０２はアクティブにされる。この結果
、Ｘデコーダ５０１の出力（Ｘ００Ｘ５．Ｘ２．Ｘ３　
）は（１、１、１、Ｏ）であり、この場合、Ｉ、＝Ｉｔ
＝″１”であるので、そのまま、デコード信号（Ｘｏ　
　’　、Ｘ＋　　’　、Ｘｔ　　’　。

Ｘ３　’）’＝（１，１，１，０）となる。他方、Ｙデ
コーダ５０２の出力（Ｙｏ、　Ｙｌ、　Ｙｌ、　Ｙｚ　
）は（１゜１　、０　、０）であり、この場合、Ｔ２−
“０”であるので、反転されて、デコード信号（ｙｏ　
’　。

ｙ、’、Ｙ！　　ＺＹｓ　’）−（０，０，１，１）と
なる。従って、ゲートＧｓ＋　Ｇｉ　Ｃ１０＋　Ｇｅｔ
　＋Ｇ１３１０＋４がオンとなり、第６図（Ｃ）に示す
斜線部分がアクセスされることになる。

さらに、スライドアクセスメモリＳＭ、Ｉにおいても、
チップセレクト信号Ｘｃ＊＋＋Ｙｃｔ＋　は１”にもか
かわらず、チップＳＭ、。からの信号で３に０”を端子
下３に受けてＩ１０論理回路３３のＸデコーダ５０１Ｓ
Ｙデコーダ５０２はアクティブにされる。この結果、Ｘ
デコーダ５０１の出力（Ｘ００Ｘｆ，ｍＸｚ、Ｘｓ　）
は（１、１、１、Ｏ”）であり、この場合、Ｔ、−“０
”であるので、反転されてデコード信号（ＸＯ’　、Ｘ
ｔ　　’　、Ｘｔ　　’　、Ｘｔ　’）＝（０，０，０
，１）となる。他方、Ｙデコーダ５０２の出力（Ｙｏ、
　Ｙ　ｌ、　Ｙｆ，ｍ　Ｙｏ　）は（１、１、０゜０）
であり、この場合も、下、−０”であるので、反転され
てデコード信号（Ｙ６　’、Ｙ＋　　’　。

Ｙ、’、Ｙ＝　　’）−（０，０，１，１）となる。

従って、ゲートＧｌｌ　、　ｃｐｓがオンとなり、第６
図（Ｄ）に示す斜線部分がアクセスされることになる。

スライドアクセスメモリＳ　Ｍｅ＋　、　Ｓ　Ｍ、。。

Ｓ　Ｍ　＋　＋においては信号で７．百２．百、（＝“
０”）はいずれも発生しないので、他のスライドアクセ
スメモリＳＭＯ！，ＳＭｎｏ＊，ＳＭｎ＋ｚ，ＳＭｎ＋
ｔ。

Ｓ　Ｍｇｏ〜Ｓ　Ｍｇ３．　Ｓ　Ｍｓｏ〜Ｓ　Ｍｓｓは
アクセスされない。

次に、第３図の主回路３１について説明する。

第７図においては、Ｉ　Ｍ　（１０４８５７６）ビット
のメモリセルが１６セルブロツクＢ０゜＋ＢＯＩ＋・・
・、Ｂ３３に分割されている。つまり、各セルブロック
Ｂ０゜。

Ｂｏｌ、・・・＋Ｂ１３は６４Ｋ　（６５５３６）ビッ
トである。ここで、メモリセルのビットマツプ（第２３
図参照）は、第８図に示すごとくブロック割付けされる
。

４つのセルブロックＢ６０　＋　Ｂ０１　＋　ＢＯ２＋
　Ｂｏｔに対しては１つのローデコーダＲＤＯが共通に
設けられ、４つのセルブロックＢ１゜＊　ＢＩＩ　＋　
Ｂ１２＋Ｂｌｌに対しては１つのローデコーダＲＤＩが
共通に設けられ、４つのセルブロックＢ２゜、Ｂ２＋＋
Ｂｔｌ、１３！３に対しては１つのローデコーダＲＤ２
が共通に設けられ、４つのセルブロックＢｓ拳＋Ｂ３１
　＋　Ｂｓｚ　＋　Ｂｓｓに対しては１つのローデコー
ダＲＤ３が共通に設けられている。これらローデコーダ
ＲＤＯ〜ＲＤ３は同一構成である。他方・４つのセルブ
ロックＢ０゜１Ｂ１゜、Ｂ！。、Ｂ３゜に対しては１つ
のコラムデコーダＣＤＯが共通に設けられ・４つのセル
フ゛ロックＢ１１１・Ｂｌｌ・Ｂｇ＋・Ｂ３１に対して
は１つのコラムデコーダＣＤＩが共通に設けられ、４つ
のセルブロックＢｏｘ＋　Ｂ＋ｔ＋　ＢｔｔｒＢ、ｌｚ
に対しては１つのコラムデコーダＣＤ２が共通に設けら
れ、４つのセルブロックＢ　１１３　＋　８１．ｌ＋Ｂ
ｔ＊＋Ｂ３．ｌに対しては１つのコラムデコーダＣＤ３
が共通に設けられている。これらのコラムデコーダＣＤ
Ｏ〜ＣＤ３も同一構成である。

１０ビツトのローアドレスＲＡＯ〜ＲＡ９のうち上位８
ビツトＲＡ２〜ＲＡ９はインクリメンタＩＮＲによって
＋１　（１０進表示）加算され、この結果、＋０アドレ
ス（スルー）および＋１アドレス（インクリメント）の
２つのアドレスがロー側スイッチＲ３ＷＯ−Ｒ３Ｗ３に
供給される。そして、これらのロー側スイッチＲ３ＷＯ
〜Ｒ３Ｗ３は１０ビツトのローアドレスのうち下位２ビ
ットＲＡＯ，ＲＡｌに応じて２つのアドレス、すなわち
十〇アドレスおよび＋１アドレスを切替えて各ローデコ
ーダＲＤＯ〜ＲＤ３に供給する。他方、１０ビツトのコ
ラムアドレスＣＡＯ〜ＣＡ９のうち上位８ビツトＣＡ２
〜ＣＡ９はインクリメンタＩＮＣによって＋１　（１０
進表示）加算され、この結果、＋０アドレス（スルー）
および＋１アドレス（インクリメント）の２つのアドレ
スがコラム側スイッチｃｓｗｏ〜Ｃ３Ｗ３に供給される
。

そして、これらのコラム側スイッチｃｓｗｏ〜Ｃ５Ｗ３
は１０ビツトのコラムアドレスのうち下位２ビットＣＡ
Ｏ，ＣＡ１に応じて２つのアドレス、すなわち、＋０ア
ドレスおよび＋１アドレスを切替えて各コラムデコ−ダ
ＣＤＯ〜ＣＤ３に供給する。ただし、この場合、各セル
ブロックは、後述するように、２つのビット線がアクセ
スされる構成をとっているため、コラム側スイッチＣ８
ｗｏ−ｃｓｗ３からの１ビツト出力は、コラムデコーダ
でなく、セレクタＳｏｏ　＋　３１０　＋　Ｓｚｏ　＋
Ｓ３゜、；・・・ｉｓ３゜＋　Ｓａｔ　＋　Ｓ３ｚ　＋
　Ｓ’ｓに送出される。

１６個のセレクタＳ０゜、Ｓｌ。、Ｓ２゜＋Ｓ３゜；・
・・；Ｓ３゜＋　Ｓ１＋＋　Ｓ、、ｔ＋　Ｓ、ｓはブロ
ックデータバスＢＤＢ　１　、ＢＤＢ２を介してバス整
列回路ＢＡＣに接続されている。このバス整列回路ＢＡ
Ｃは下位アドレスＲＡＯ，ＲＡＩ　、ＣＡＯ，ＣＡＩに
応じてセレクタＳ０゜〜Ｓ３３と内部入出力データ線Ｍ
Ｄ、〜Ｍ　Ｄ　＋　ｓとの接続を制御する。

第７図のセルブロックＢ　ｉ　ｊを第９図を参照して説
明する。第９図においては、フォールプツトビット線を
用いている。つまり、第１Ｏ図の部分詳細図を示すよう
に、各センスアンプＳＡの一方側に接続された１対のビ
ット線と各ワード線との交差点に、１個置きにメモリセ
ルが設けられている。

なお、第１θ図におけるセンスアンプＳＡは、ラインＰ
ＳＡとピントｖＡＢＬｏ、ＢＬ丁との間に交差結合され
たＰチャネルトランジスタおよびラインＮＳＡとビット
ＩＢＬＯ，ＢＬＯとの間に結合されたＮチャネルトラン
ジスタにより構成され、ラインＰＳＡが高電位に且つラ
インＮＳＡが低電位にされたときに動作する。また、第
９図において、ローデコーダＲＤｉは２５６個のワード
線ＷＬ、、。、ＷＬＬ１２・・・、　Ｗ　Ｌ　ｉｎ　ｔ
ｓｓから１つのワード線を選択するのに対し、コラムデ
コーダＣＤｊはその列選択信号ＣＤｊ、ｏ、　ＣＤｊ＋
＋％”　、　ＣＤｊ、Ｉｔｔにより２対のビット線たと
えばＢＬＯ、ＰＬＯ。

！’　Ｔ、　Ｊ　、　Ｂ　Ｌ　１を選択してブロック内
データバスＤＢ＋ｊ、０１　ＤＢｔＪ、ａ＋　ＤＢｉｊ
、＋　Ｉ　ＤＢ！ｊ、＋に接続し、さらに、これらの２
対のブロック内データバスＤＢＩＪ、６１　ＤＢｉｊ、
０１　ＤＢｉｉ、＋　、　ＤＢｉｊ、＋のいずれ１対が
スイッチＳｉｊによって選択されてブロックデータバス
ＢＤＢ＋ｊ、ＢＤＢＢに接続される。

スイッチＳＩＪは、２つのデータバスラッチＬＯ。

Ｌｌおよび２つのセレクタ５ＥＬＯ，５ＥＬ１により構
成され、また、各セレクタは、第９図に示すごとく、イ
ンバータ！、アンド回路Ｇ、、Ｇ、、オア回路Ｇ３によ
り構成されている。つまり、コラムアドレスの１ビツト
Ｃ５Ｗｊに応じてデータバスラッチＬＯ，Ｌ１のいずれ
か一方をブロックデータバスＢＤＢｉｊ、ＢＤＢ目に接
続する。

第９図の示すセルブロックＢ！ｊの構成によれば、各コ
ラムデコーダＣＤ、が１２８ビツト構成となるので、コ
ラムデコーダの縮小に役立ち、従って、大容量化、高集
積化に役立つものであるが、本発明においては、このよ
うなセルブロック構成は単なる一例にすぎない。つまり
、オープンビット線型であってもよい。また、各コラム
デコーダＣＤ、が２５６対のビット線から１対のビット
線を直接選択させるように構成してもよい。この場合、
各コラム側スイッチｃｓｗｏ〜Ｃ３ＷＩからの８ビツト
アドレスはすべて対応のコラムデコーダＣＤ、に供給さ
れ、また、スイッチＳｉｊは削除される。

第７図において、第８図の太線枠に示す４×４のビット
集合体（第２３図も同一）をアクセスする場合には、ポ
インティングビットを左上隅とするために、ビットマツ
プＸ座標として、（ＣＡ９　、ＣＡ８　　、・・・、　
ＣＡ　Ｏ）　　−（００００００００１１）また、ビッ
トマツプＸ座標として、（ＲＡ９　、ＲＡ８　、・・・、　ＲＡ　Ｏ）　−（０
００００００００１）が外部より与えられる。つまり、
各セルブロックＢ！ｊに与えるアドレスの上位１６ビツ
ト（ＲＡ９〜ＲＡ２　、ＣＡ９〜ＣＡ２）が同一であれ
ば、第８図の太線枠で示すような４×４のアドレスバウ
ンダリが論理平面に存在する。このとき、ポインティン
グビットよりＸ座標（コラム）が大きい４ビツトおよび
Ｙ座標（ロー）が大きい４ビツトを常にアクセスするた
めには、ローデコーダＲＤＯ〜ＲＤ３およびコラムデコ
ーダＣＤ０−ＣＤ３に入力される上位１６ビツトを＋０
（スルー）か＋１（インクリメント）かの場合分けして
入力すればよい。このようにして、第８図の太線枠で示
すアドレスバウンダリは消滅する。

上述の＋０　（スルー）か＋１　（インクリメント）か
の場合分けは各セルブロックＢｉｊ毎に行わなければな
らないが、各行のセルブロックたとえばＢ００、Ｂ０１
　＊　Ｂ１１．ＢＯ２はローデコーダＲＤＯを共通とし
、各列のセルブロックたとえばＢ００。

Ｂｏｏ　、　Ｂｔｏ　、　Ｂ３゜はコラムデコーダＣＤ
Ｏを共通としているので、８個のロー側スイッチＲ３Ｗ
Ｏ〜Ｒ３Ｗ３およびコラム側スイッチｃｓｗｏ〜Ｃ３Ｗ
３のみでよい。

第１２図に示すように、各スイッチＲ３ＷＯ〜Ｒ３Ｗ３
　（もしくはｃｓｗｏ〜Ｃ３Ｗ３）は、ロー（もしくは
コラム）アドレスの下位２ビットＲＡＯ，ＲＡＩ（もし
くはＣＡＯ，ＣＡ１）をデコードするデコーダＤＥＣ１
と、デコーダＤＥＣ１の出力ＳＷＴに応じて動作する８
ビツトのセレクタＳＥＬとからなる。ここで、デコーダ
ＤＥＣ１は、そのデコード論理が各スイッチにより異な
り、第１表に示すような論理式を満たす回路である。

以下余日第一」−一麦ＲＳＷＯ（ＲＡＯ）　　＋　　（ＲＡＩ）ＲＳＷ　１　
　　　　　　　　　　　　　　（Ｒ八　１　）ＲＳＷ　
２　　　　　　　　　　　　　　　　（ＲＡ　Ｏ）　　
・　　（Ｒ八　１　）ＲＳＷ　３　　　　　　　　　　
　　φＣ５［ｌ　　　　　　　　　　　（ＣＡＯ）　　
＋　　（ＣＡＩ）ＣＳＷ　１　　　　　　　　　　　（
ＣＡ　１　）ＣＳＷ　２　　　　　　　　　　（ＣＡ　
Ｏ’）　　・　（ＣＡＬ）Ｃ３Ｗ　３　　　　　　　　
　　　　φここでは、ビット集合体がロ一方向幅もコラ
ム方向幅も同一なために、ロー側スイッチの論理式とコ
ラム側スイッチの論理式とが一敗しているが、ビット集
合体が２　Ｘ　８　、３　Ｘ　５−＋・・・等のように
ロ一方向幅とコラム方向幅が異なれば当然異なる。

第１表の論理式は第１３図により説明される。

ここで、第１３図はローアドレスバウンダリを示す図で
あって、横方向の３本の太線がローアドレスの上位８ビ
ツトＲＡ９〜ＲＡ２によるローアドレスバウンダリであ
る。ここで、４ブロツクＢ。Ｊ。

Ｂｌｊ・Ｂｚｊ・Ｂ３．はビットマツプ平面のＹ座標（
ロー）の下位２ビツトの違いを有する。アクセスされる
４×４のビット集合体の形態としては、Ｉ、ＩＴ、Ｉ［
ｒ、ＩＶの４通りである。形ＩＩの場合には、ローアド
レスバウンダリをまたぐことはないので、各セルブロッ
クＢｏｊ、Ｂ＋ｊ、Ｂｚｊ、Ｂｓｊには同一の外部アド
レスＲＡ９〜ＲＡ２がそのまま（スルー）で供給される
。形ｇｌｌの場合には、セルプロツルＢ６ｊのローアド
レスだけ＋１　（インクリメント）させ、形Ｂｍの場合
には、セルブロックＢ。ｊ、１３ｔｊの各ローアドレス
を＋１　（インクリメント）させ、形態■の場合には、
ゼルブロックＢｏｊ　＋　Ｂｌｊ　ｒ　Ｂｚｊ各ローア
ドレスを＋１　（インクリメント）させる。これを整理
すると、第２表のごとくなる。

以下余日男−じし−表この第２表をボインティングビット位置を示すローアド
レスの下位２ビツトＲＡ　１　、　ＲＡ　Ｏテ論理式化
したものが第１表である。

なお、コラムアドレス側も同様である。

このようにして、ビソトマフプ上からバウンダリフリー
の４×４のビット集合体をアクセスたとえばデータ読出
しできるが、このまま、データが内部入出力データ線Ｍ
Ｄ、−ＭＤ、、に読出されると、画像データの近傍処理
としては不都合である。

たとえば、第１４図（Ａ）に示すブロック対応の４×４
のビット集合体は、整列せずに読出すと、第１４図（Ｂ
）に示すごと（なり、ビソトマソプ上のポインティング
ビットと他の近傍ビットとが４×４形状の論理関係が保
持されず、この結果、４×４の面アクセスが場所毎に異
なってしまう。

実際には、第１４図（Ｃ）に示すような内部入出力デー
タ線の配列が望まれる。つまり、１）ボインティングピ
ットＰＢは常に内部入出力データ＆Ｉ　Ｍ　Ｄｏにアク
セスされる。

２）ボインティングピットＰＢから順にＸ方向にインク
リメントした位置にある４ビツトがＭ　Ｄ　００Ｍ　Ｄ
　＋　、　Ｍ　Ｄ　ｔ　、　Ｍ　Ｄ　３の順にアクセス
される。

３）その次に、Ｙ方向にインクリメントされ、そして２
）と同様に、Ｘ方向にインクリメントした位置にある４
ビツトがＭ　Ｄ　ａ　、　Ｍ　Ｄ　ｓ　、　Ｍ　Ｄ　ｈ
、　Ｍ　Ｄ　？の順にアクセスされる。

ポインティングピントＰＢのアドレスに関係な（常にビ
ットマツプ上から第１４図（Ｃ）に示すＭＤ対応で４×
４のビット集合体をアクセスするために、バス整列回路
Ｂ　Ａ、　Ｃが設けられている。

バス整列回路ＢＡＣは、その詳細図を第１５図に示すよ
うに、セルブロックＢ　ｉ　ｊに接続されたブロックデ
ータバスＢＤＢＩＪが１６個の内部入出力データ線Ｍ　
Ｄｏ〜Ｍ　Ｄ　＋　ｓの１つに接続されるように動作す
るデマルチプレクサ回路ＤＭＰＸ　（実際には、１６個
のデマルチプレクサ）と、デマルチプレクサ回路ＤＭＰ
Ｘの各デマルチプレクサを制御するデコーダＤＥＣ２と
を有する。この場合、デコーダＤ　Ｅ　Ｃ２４ｔ：ロー
、コラムアドレスの下位４ビットＲ＾１．Ｒ＾０．ＣＡ
１．ＣＡＯに応じてデマルチプレクサ回路ＤＭＰＸを制
御する。なお、デマルチプレクサ回路ＤＭＰＸ内のアン
ド回路はたとえば第１６図に示すＣＭＯＳスイッチで構
成される。このように構成されたバス整列回路ＢＡＣは
、第３表に示す対応で、バスブロックＢｉｊと内部入出
力データ線１０．とを接続する。

以下余日ただし、第３表内の数字はＭＤの番号を示す。

たとえば「１４」はＭＤＩ４を示す。

第１８図は第２図の出力部を示す回路図である。

すなわち、上述したように、入出力データ線Ｄ０〜ＤＩ
３は各スライドアクセスメモリＳＭ、。。

Ｓ　Ａ６１　、　Ｓ　Ｍａｔ　、・・・，ＳＭｎ、、に
対して共通に設けられているが、入出力データ線たとえ
ばＤｏは実質的にはスライドアクセスメモリＳ　Ｍ　０
０〜５Ｍ３３のいずれか１つしか接続されていない。た
とえば、読出し時であれば、第１８図に示すように、ス
ライドアクセスメモリＳＭ０１のリードバッファがオン
のときには、他のスライドアクセスメモリＳＭ、。〜Ｓ
Ｍｏｚ、・・・の内部入出力データ線ＭＤ。

対応のリードバッファはハイインピーダンス状態となる
。

第２０図は本発明に係る半導体記憶装置の第２の実施例
を示すブロック回路図である。第２０図においては、ボ
インティングピットＰＢを有するスライドアクセスメモ
リたとえばＳＭ、。に隣接するスライドアクセスメモリ
たとえばＳＭｏＩ。

Ｓ　Ｍ　＋。、もしくは５Ｍ１ｌをアクセスする必要が
ある場合には、ＸデコーダＤＥＣＸ　’からの補助チッ
プセレクト信号ｙｅｏ−Ｃ３゜〜Ｙ、。−ｃｓｓおよび
ＹデコーダＤＥＣＹ　’からの補助チップセレクト信号
Ｖ、。−ｃｓ。

〜Ｙｃｏ−ｃｓ３によってアクセス要求が行われる。従
って、各スライドアクセスメモリＳＭｏｏ〜５Ｍ５ｓに
は第２図の端子０．〜ＱｓおよびＴ１へ丁、はは存在せ
ず、従って、その分ＸデコーダＤＢＣＸ　’およびＹデ
コーダＤＢＣＹ　’の論理回路が若干複雑となる。

第２１図は第２０図のスライドアクセスメモリＳＭ轟ｊ
の詳細なブロック回路図であって、第３図とはＩ１０論
理回路３３′のみが異なる。すなわち、Ｉ１０論理回路
３３は、第２２図に示すごとく、第５図のＩ１０論理回
路３３に比較して簡略化されている。

第２の実施例の動作は第１の実施例の動作とほぼ同一で
あるのでその説明は省略する。

上述の第１の実施例においては、第１７図（Ａ）に示す
ごとく、ポインティングビー／　）　Ｐ　Ｂを４×４の
ビット集合体の左上隅に位置させているが、ポインティ
ングビットＰＨの位置を第１７図（Ｂ）に示すごとく変
更することもできる。

また、上述の実施例においては、ビットマツプを平面（
Ｘ　、　Ｙの２次元）として与えているが、空間（Ｘ、
Ｙ、Ｚの３次元）に拡張した場合にも、同様な階層的手
法により本発明を拡張適用できる。

〔発明の効果〕

以上説明したように本発明に係る拡張スライドアクセス
メモリシステムによれば、スライドアクセスメモリシス
テム拡張に伴なう、データ線の配線量および外部素子数
を減らし、システム全体を小型化できる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明に係る半導体記憶装置の第１の実施例を
示すブロック回路図、第３図は第２図のスライドアクセスメモリデバイス（チ
ップ）のブロック回路図、第４図は第３図のラッチ回路の回路図、第５図は第３図
のＩ１０論理回路の回路図、第６図は第５図の回路動作
を説明する図、第７図は第３図の主回路の詳細な回路図
、第８図は第３図におけるビットマツプのブロック割付
けを示す図、第９図は第７図のセルブロックの詳細な回路図、第１０
図は第９図の部分詳細図、第１１図は第９図のセレクタの詳細な回路図、第１２図
は第７図のロー側スイッチ（コラム側スイッチ）の詳細
な回路図、第１３図はローアドレスバウンダリを説明する図、第１４図は第７図のセルブロックデータを示す図、第１５図は第７図のバス整列回路の詳細な回路図、第１６図は第１５図の部分回路図、第１７図はポインティングビットの位置を説明する図、第１８図は第２図の出力部を示す回路図、第１９図は第
１８図の１ビット分を示す回路図、第２０図は本発明に
係る半導体記憶装置の第２の実施例を示すブロック回路
図、　　。第２１図は第２０図のスライドアクセスメモリの詳細な
ブロック回路図、第２２図は第２１図のＩ１０論理回路の回路図、第２３
図は拡張前のスライドアクセスメモリのビットマツプ構
成を示す図、第２４Ａ図〜第２４Ｃ図はバウンダリフリーを説明する
図、第２５図は拡張後のスライドアクセスメモリシステムの
ピップマツプ構成を示す図、第２６図は想定し得る拡張後のスライドアクセスメモリ
システムの一例を示すブロック回路図である。Ｓ　Ｍ　００〜５Ｍ５ｓ・・・スライドアクセスメモリ
　（バウンダリフリーメモリ）、Ｄ０〜Ｉ）＋ｓ・・・入出力データ線、ＭＤ、〜Ｍ　Ｄ
　＋　ｓ・・・内部人出力データ線、Ｘｃｓｏ　〜Ｘｃ
ｓ＊　　＋　ＹＣ３６〜Ｙｃｓ＋・・・チップセレクト
信号、

Claims

【特許請求の範囲】１、入出力部を有し、任意の矩形状のビット集合体がア
クセス可能な複数のスライドアクセスメモリ（ＳＭ＿０
＿０、ＳＭ＿０＿１・・・，ＳＭ＿ｎ＿−＿ｆ＿，＿ｍ
＿−＿ｆ）と、該各スライドアクセスメモリの入出力部
に共通に接続されたデータ線（Ｄ＿０〜Ｄ＿１＿５）と
、前記各スライドアクセスメモリの同一矩形状のビット
集合体をアクセスして当該入出力部に接続する第１のア
クセス手段と、前記各スライドアクセスメモリの入出力部を各ビット毎
に選択して動作可能、不能にする第２のアクセス手段とを具備する半導体記憶装置。