JPS63258055A - 電子回路装置およびその製造方法 - Google Patents

電子回路装置およびその製造方法

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JPS63258055A JP62092290A JP9229087A JPS63258055A JP S63258055 A JPS63258055 A JP S63258055A JP 62092290 A JP62092290 A JP 62092290A JP 9229087 A JP9229087 A JP 9229087A JP S63258055 A JPS63258055 A JP S63258055A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数の半導体素子間を多層配線により接続し
た電子回路装置の製造方法に係り、特に半導体素子を並
べた後に多層配線を形成する電子回路装置の製造方法に
関する。
（従来の技術） 配線パターンの形成方法としては、（１）プリント基板
に代表されるようにガラスエポキシ基板上に銅箔を張り
、これをエツチングする方法、（ａ蒸着またはスパッタ
リングにより導体および絶縁体層を形成した後、エツチ
ングによりパターン形成する方法、（３厚膜ペーストに
よりスクリーン印刷する方法等が知られている。
これら従来の配線パターン形成技術を半導体素子の実装
に用いる場合、配線パターンの形成後に半導体素子を搭
載して、ワイヤボンディングにより半導体素子間と配線
パターンとを接続する方法が通常とられる。
一方、半導体素子の他の実装法として、複数の半導体素
子を例えば樹脂基体中に電極形成面がｎ出するように埋
設して同一平面上に並べた後、配線パターンを形成して
配線パターンにより直接半導体素子間を接続する方法が
考えられている。この実装法によれば、ワイヤボンディ
ングを用いないため、全体を薄く構成できるという利点
がある。
しかしながら、この実装法では半導体素子を並べた状態
でその上に配線パターンを形成するため、配線パターン
の形成に（１）〜（ａの方法を用いると次のような問題
がある。先ず（１）および（２の方法では、金属のエツ
チング工程が必要であり、金属に使用されるエッチャン
トにより半導体素子にダメージを与えるため、好ましく
ない。また、エツチングに伴って生じる残漬を除くため
の洗浄が必要であり、製造プロセスが複雑となる。（３
）の方法は厚膜ベース１〜印刷後の高温の焼成プロセス
が必要であり、やはり半導体素子にダメージを与えると
いう問題がある。これらの問題は配線を多層化するほど
深刻となってくる。
（発明が解決しようとする問題点） このように従来の技術では、半導体素子を並ぺた後に、
多層配線を形成して半導体素子相互の接続を行なう場合
、エッチャントや高温プロセスにより半導体素子にダメ
ージを与えるという問題があった。
従って、本発明は半導体素子にダメージを与えずに、半
導体素子を並べた後に多層配線を形成できる電子回路装
置の製造方法を提供することを目的とする。
〔発明の構成］ （問題点を解決するための手段） 本発明は上記目的を達成するため、まず同一平面上に並
べられた複数の半導体素子の電極形成面上に共通の第１
の感光性ドライフィルムをラミネートする。次に、この
第１の感光性ドライフィルムを露光・現像して半導体素
子の電極上に開口部を形成し、この開口部に金属粉末を
含有した導電性樹脂ペーストを充填した後、第１の感光
性ドライフィルム上に金属粉末を含有した導電性樹脂ペ
ーストを用いてスクリーン印刷により第１の配線パター
ンを形成する。次に、第１の感光性ドライフィルムおよ
び第１の配線パターン上に液体感光性レジストを被着し
、さらにその上に第２の感光性ドライフィルムをラミネ
ートした後、これら第２の感光性ドライフィルムおよび
液体感光性レジストを露光−・現像して開口部を形成す
る。そして、この開口部に金属粉末を含有した導電性樹
脂ペーストを充填し、さらに第２の感光性ドライフィル
ム上に金属粉末を含有したＩ！導電性樹脂ペースト用い
てスクリーン印刷により第２の配線パターンを形成する
。
（作用） 感光性ドライフィルムのラミネートに要する温度および
導電性樹脂ペーストの硬化温度はいずれも８０℃程度と
、厚膜ペーストの焼成温度（９００℃程度）に比較して
十分に低く、半導体素子にダメージを与えない。また、
配線パターンの形成はスクリーン印刷により行なわれる
ので、金属のエツチング工程がなく、この点からも半導
体素子にダメージにダメージを与えることがなく、金属
のエツチングにより生じる残渣も生じない。
さらに、本発明では第１の感光性ドライフィルムをラミ
ネートする前に液体感光性レジストを被着することによ
り、第１の配線パターン上に第２の感光性ドライフィル
ムを直接ラミネートした場合のように気泡が入って該フ
ィルムが剥離したり、第１の配線パターンによる凹凸が
減少し、第２の配線パターンの形成が容易となる。
（実施例） 本発明の一実施例を図面を参照して説明する。
第１図〜第５図は本発明の一実副例に係る電子回路装置
の製造工程を示したものである。
まず、第１図に示すように樹脂基体１中に複数の半導体
素子２、例えばＩＣチップをその電極３（入出力パッド
）の形成面が基体１の表面と面一となるように埋設する
。この場合、樹脂基体１として例えば塩化ビニール樹脂
、ポリカーボネート樹脂、ポリスルフォン樹脂、ポリエ
チレンテレフタレート樹脂、ポリエーテルスルフォン樹
脂、ポリエーテルエーテルケトン樹脂等の熱可塑性樹脂
を用い、これに半導体素子２の外形より若干太きい開口
を形成し、その開口に半導体素子２を挿入した後、熱プ
レスを行なうことにより、熱可塑性樹脂を塑性変形させ
て半導体素子２を固定すればよい。なお、第１図では半
導体素子２の底部が樹脂基体１に接しているが、半導体
素子２の両面が基体１から露出するように埋め込んでも
よい。
次に、第２図に示すように基体１および半導体素子２上
に、例えばアクリル系の第１の感光性ドライフィルム４
を８０℃程度の温度で加熱ラミネートする。そして、こ
の感光性ドライフィルム４を露光・現像して半導体素子
２の電極３上に間口部５を形成する。
次に、第３図に示すように第１の感光性ドライフィルム
４の開口部５にＣｕ等の金属粉末をエポキシ、フェノー
ル、ポリエステル等の樹脂中に含有させてなる導電性樹
脂ペーストを充填し、８０℃程度で硬化させてビアフィ
ル導体６とした後、同じ導電性樹脂ペーストをスクリー
ン印刷し８０℃程度で加熱硬化させることにより、第１
の配線パターン７を形成する。この場合、半導体素子２
の電極３と第１配線パターン７とは、ビアフィル導体６
により電気的に接続されることになる。
次に、第４図に示すように第１の感光性ドライフィルム
４および第１の配線パターン７上に、好ましくは第１の
感光性ドライフィルム４と同一原料からなる例えばアク
リル系のレジスト８をスピンナーコートにより２〜５μ
ｍ程度の厚さ被着し、適宜乾燥させた後、第１の感光性
ドライフィルム４と同様の第２の感光性ドライフィルム
９を加熱ラミネートする。
そして、第５図に示すように第２の感光性ドライフィル
ム９およびを露光・現像して開口部を形成し、その開口
部に前述と同様の導電性樹脂ベース１〜を充填し加熱硬
化させてビアフィル導体１０を形成した後、同じ導電性
樹脂ペーストを用いてスクリーン印刷により第２の配線
パターン１１を形成する。こうして、同一平面上に並べ
られた複数の半導体素子２の上に二層配線が形成された
電子回路装置が得られる。
ところで、第１の配線パターン７の厚さは１０〜２０μ
ｍ程度と厚いため、仮に第２の感光性ドライフィルム９
を直接ラミネートすると、これら配線パターン７とドラ
イフィルム９との間に気泡が入ることは避けられず、露
光・現像時にその気泡部分に現像液が入り、感光性ドラ
イフィルム９が剥離し易くなるばかりでなく、感光性ド
ライフィルム９の表面の凹凸が著しくなり、第２の配線
パターン１１の形成が難しくなる。これに対し、液体感
光性レジスト８を塗布してから第２の感光性ドライフィ
ルム９をラミネートすると、気泡の侵入がなくなり、第
２の感光性ドライフィルム９の剥離が防止されるととも
に、表面の凹凸が緩和されることにより、第２の配線パ
ターン１１の形成が容易となる。
なお、第２の感光性ドライフィルム９がなく、液体感光
性レジスト８のみの場合は、液体感光性レジスト８を２
〜５μｍ程度の厚さにしか塗布できないことから、第１
の配線パターン７を完全に頂うことが難しいため、ピン
ホールが発生して層間絶縁膜としての機能を果たすこと
ができず、第１および第２の配線パターン７．１１間の
層間ショートを招く。液体感光性レジスト８と第２の感
光性ドライフィルム９を順次設ければ、このような問題
が解消する。
なお、本発明は上記実施例に限定されるものではなく、
例えば液体感光性レジスト８と第２の感光性ドライフィ
ルム９とを別の原料とし、別の現像液で現像しても構わ
ない。その他”、本発明は要旨を逸脱しない範囲で種々
変形して実施することができる。
［発明の効果］ 本発明によれば、同一平面上に並べられた複数の半導体
素子の電極形成面上に第１の感光性ドライフィルムをラ
ミネートし、露光・現像により開口部を形成した後、金
属粉末を含有した導電性樹脂ペーストを用いてビアフィ
ル導体およびスクリーン印刷による第１の配線パターン
の形成を行ない、次いで液体感光性レジストを介して第
２の感光性ドライフィルムをラミネートし、露光・現像
により開口部を形成した後、同様にビアフィル導体およ
びスクリーン印刷による第２の配線パターンの形成を行
なう。従って、高温の処理がなく、また金属のエツチン
グ工程がないため、半導体素子にダメージを与えること
がなく、金属のエツチングに伴う残渣も発生しない。ま
た、第１の感光性ドライフィルムをラミネートする前に
液体感光性レジストを被着することから、気泡の発生に
起因するフィルムの剥離がなく、しかも凹凸が少なくな
って第２の配線パターンの形成が容易となる。
【図面の簡単な説明】
第１図〜第５図は本発明の一実施例に係る製造工程を示
す断面図である。 １・・・樹樹脂基体、２・・・半導体素子、３・・・電
極、４・・・第１の感光性ドライフィルム、５・・・開
口部、６・・・ビアフィル導体、７・・・第１の配線パ
ターン、８・・・液体感光性レジスト、９・・・第２の
感光性ドライフィルム、１０・・・ビアフィル導体、１
１・・・第２の配線パターン。

Claims (3)

    【特許請求の範囲】
  1. （１）同一平面上に並べられた複数の半導体素子の電極
    形成面上に共通の第１の感光性ドライフィルムをラミネ
    ートする工程と、 この第１の感光性ドライフィルムを露光・現像して前記
    半導体素子の電極上に開口部を形成する工程と、 この工程により形成された前記第１の感光性ドライフィ
    ルムの開口部に、金属粉末を含有した導電性樹脂ペース
    トを充填した後、第１の感光性ドライフィルム上に金属
    粉末を含有した導電性樹脂ペーストを用いてスクリーン
    印刷により第１の配線パターンを形成する工程と、 前記第１の感光性ドライフィルムおよび第１の配線パタ
    ーン上に液体感光性レジストを被着する工程と、 前記液体感光性レジスト上に第２の感光性ドライフィル
    ムをラミネートする工程と、 前記第２の感光性ドライフィルムおよび液体感光性レジ
    ストを露光・現像して開口部を形成する工程と、 前記第２の感光性ドライフィルムおよび液体感光性レジ
    ストの開口部に金属粉末を含有した導電性樹脂ペースト
    を充填した後、第２の感光性ドライフィルム上に金属粉
    末を含有した導電性樹脂ペーストを用いてスクリーン印
    刷により第２の配線パターンを形成する工程とを備えた
    ことを特徴とする電子回路装置の製造方法。
  2. （２）半導体素子は樹脂基体中に埋設されていることを
    特徴とする特許請求の範囲１項記載の電子回路装置の製
    造方法。
  3. （３）第２の感光性ドライフィルムおよび液体感光性レ
    ジストに同一の原料を用い、その現像を同一現像液を用
    いて行なうことを特徴とする特許請求の範囲第１項記載
    の電子回路装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07501572A (ja) * 1991-11-27 1995-02-16 ザ　ダウ　ケミカル　カンパニー 酸化防止されたアリールシクロブテンポリマー
JP2000357703A (ja) * 1999-04-14 2000-12-26 Asahi Chem Ind Co Ltd Ｃｓｐの製造方法
JP2001274315A (ja) * 2000-03-24 2001-10-05 Sony Corp 半導体装置及びその製造方法
US20110207048A1 (en) * 2010-02-19 2011-08-25 Itou Yuki Method of producing electrical component, electrical component production device, and photosensitive resist

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01251778A (ja) * 1988-03-31 1989-10-06 Toshiba Corp Ｉｃカード
DE4009225A1 (de) * 1990-03-22 1991-09-26 Bosch Gmbh Robert Verfahren zum herstellen von streifenleitern, insbesondere fuer elektronische hybrid-schaltungen im hochfrequenzbereich
DE4115043A1 (de) * 1991-05-08 1997-07-17 Gen Electric Dichtgepackte Verbindungsstruktur, die eine Kammer enthält
ATE150585T1 (de) * 1990-05-31 1997-04-15 Canon Kk Verfahren zur herstellung einer halbleitervorrichtung mit einer verdrahtungsstruktur hoher dichte
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
JPH06502744A (ja) * 1991-03-27 1994-03-24 インテグレイテッド　システム　アセンブリース　コーポレーション マルチチップ集積回路パッケージ及びモジュール
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP2792532B2 (ja) 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JPH10319875A (ja) * 1997-05-20 1998-12-04 Sony Corp プラズマアドレス表示装置の製造方法
TW431117B (en) * 1998-09-30 2001-04-21 Koninkl Philips Electronics Nv Method and device for manufacturing an electroluminescent display screen
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
CN1575511A (zh) * 2001-09-28 2005-02-02 西门子公司 用于接触基片的电接触面的方法和由具有电接触面的基片形成的装置
US6706624B1 (en) * 2001-10-31 2004-03-16 Lockheed Martin Corporation Method for making multichip module substrates by encapsulating electrical conductors
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
DE10240460A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben
DE10255520B4 (de) * 2002-11-28 2007-12-27 Infineon Technologies Ag Verfahren zur elektrischen Kontaktierung mittels gefüllter Flüssigkeiten und elektronische Bauteile mit derartiger Kontaktierung
DE10348620A1 (de) * 2003-10-15 2005-06-02 Infineon Technologies Ag Halbleitermodul mit Gehäusedurchkontakten
US8067253B2 (en) * 2005-12-21 2011-11-29 Avery Dennison Corporation Electrical device and method of manufacturing electrical devices using film embossing techniques to embed integrated circuits into film
TW200836315A (en) * 2007-02-16 2008-09-01 Richtek Techohnology Corp Electronic package structure and method thereof
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
JP6213747B2 (ja) * 2013-09-26 2017-10-18 株式会社村田製作所 電子部品の製造方法、及び電子部品の製造装置
US10446521B2 (en) * 2017-11-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating an integrated fan-out package

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1301378B (de) * 1966-03-30 1969-08-21 Ibm Verfahren zur Herstellung vielschichtiger elektrischer Schaltungselemente auf keramischer Basis
DE2202077A1 (de) * 1971-05-17 1972-11-30 Hochvakuum Dresden Veb Verfahren zur Herstellung von Mehrlagenleiterplatten
US4544989A (en) * 1980-06-30 1985-10-01 Sharp Kabushiki Kaisha Thin assembly for wiring substrate
US4417393A (en) * 1981-04-01 1983-11-29 General Electric Company Method of fabricating high density electronic circuits having very narrow conductors
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
GB8412606D0 (en) * 1984-05-17 1984-06-20 Murray J Printed circuit boards

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07501572A (ja) * 1991-11-27 1995-02-16 ザ　ダウ　ケミカル　カンパニー 酸化防止されたアリールシクロブテンポリマー
JP2000357703A (ja) * 1999-04-14 2000-12-26 Asahi Chem Ind Co Ltd Ｃｓｐの製造方法
JP2001274315A (ja) * 2000-03-24 2001-10-05 Sony Corp 半導体装置及びその製造方法
US20110207048A1 (en) * 2010-02-19 2011-08-25 Itou Yuki Method of producing electrical component, electrical component production device, and photosensitive resist

Also Published As

Publication number Publication date
FR2614168A1 (fr) 1988-10-21
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US5049980A (en) 1991-09-17

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