JPS63260079A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63260079A JPS63260079A JP62094140A JP9414087A JPS63260079A JP S63260079 A JPS63260079 A JP S63260079A JP 62094140 A JP62094140 A JP 62094140A JP 9414087 A JP9414087 A JP 9414087A JP S63260079 A JPS63260079 A JP S63260079A
- Authority
- JP
- Japan
- Prior art keywords
- spacer
- insulating material
- film
- gate electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に係り、特にスタテ・
イックＲＡＭなどに用いられるＬＤＤ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）構造のトランジスタの改良
されたコンタクトホールの形成方法に関するものである
０ 〔従来の技術〕 縞２図は従来スタティックＲＡＭで使用されていたダイ
レクトコンタクトホール構造を示す断面図である。ここ
で１１１はｐ−形基板またはｐ形つェル、（２）はゲー
ト酸化膜、（３）は第１のドープト多結晶シリコン／ｉ
４、ｔＪはそすブデンシリサイドノ針で、（５）は第１
のドープト多結晶シリコン／ｄ ’３）とモリブデンシ
リサイドｔｄ ｔＪ）とからなるゲート′ζｉ、ｉ６）
は酸化膜で形成されたスペーサー、（７）はｎ十形拡散
層、（８）はｎ″″形拡散拡散層９）は眉間酸化膜、０
４はダイレクトコンタクトホール、（１１）はヒ素注入
された第２の多結晶シリコン層である。
イックＲＡＭなどに用いられるＬＤＤ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）構造のトランジスタの改良
されたコンタクトホールの形成方法に関するものである
０ 〔従来の技術〕 縞２図は従来スタティックＲＡＭで使用されていたダイ
レクトコンタクトホール構造を示す断面図である。ここ
で１１１はｐ−形基板またはｐ形つェル、（２）はゲー
ト酸化膜、（３）は第１のドープト多結晶シリコン／ｉ
４、ｔＪはそすブデンシリサイドノ針で、（５）は第１
のドープト多結晶シリコン／ｄ ’３）とモリブデンシ
リサイドｔｄ ｔＪ）とからなるゲート′ζｉ、ｉ６）
は酸化膜で形成されたスペーサー、（７）はｎ十形拡散
層、（８）はｎ″″形拡散拡散層９）は眉間酸化膜、０
４はダイレクトコンタクトホール、（１１）はヒ素注入
された第２の多結晶シリコン層である。
この構成において、ゲート電極（５）はいわゆるポリサ
イド構造を用いて低抵抗化を計ったものである。このゲ
ート↑「極（５）の端部分におけるホットキャリア効果
を防止するためにｎ″′形拡散Ａｉ９ （Ｒ）を形成し
て電界を緩めている。ダイレクトコンタクトホールａ１
はｎ十形拡散層（７）とゲート電極（５）との上にまた
がって開口しており、第２の多結晶シリコン層Ｑｌ）が
両者間を接続している。このようなシェアードダイレク
トコンタクトはｎ十形拡ｆｉｌ（７１，ゲート電極（５
）、第２の多結晶シリコン層α心を同時に接続し、かつ
、占有面積が小さいという長所がある。
イド構造を用いて低抵抗化を計ったものである。このゲ
ート↑「極（５）の端部分におけるホットキャリア効果
を防止するためにｎ″′形拡散Ａｉ９ （Ｒ）を形成し
て電界を緩めている。ダイレクトコンタクトホールａ１
はｎ十形拡散層（７）とゲート電極（５）との上にまた
がって開口しており、第２の多結晶シリコン層Ｑｌ）が
両者間を接続している。このようなシェアードダイレク
トコンタクトはｎ十形拡ｆｉｌ（７１，ゲート電極（５
）、第２の多結晶シリコン層α心を同時に接続し、かつ
、占有面積が小さいという長所がある。
次に従来のシエアードダイレクトコンタクトの形成方法
を説明する。ｐ′″形基板またはｐ形つェル（１）上に
選択酸化膜を形成する。次にチャネルドープ用のボロン
をイオン注入し、熱酸化にてゲート酸化ｊｊｉ （９）
を形成する。第１のドープト多結晶シリコン層（３）を
ＣｖＤにて堆積し、次いでスパッタにてモリブデンシリ
サイド層（４（を堆積する。フォトリソグラフィによっ
てバターニングしてエツチングし、ゲート電極（５）を
形成した後、ｎ−膨拡散層（８）用のリンを注入する。
を説明する。ｐ′″形基板またはｐ形つェル（１）上に
選択酸化膜を形成する。次にチャネルドープ用のボロン
をイオン注入し、熱酸化にてゲート酸化ｊｊｉ （９）
を形成する。第１のドープト多結晶シリコン層（３）を
ＣｖＤにて堆積し、次いでスパッタにてモリブデンシリ
サイド層（４（を堆積する。フォトリソグラフィによっ
てバターニングしてエツチングし、ゲート電極（５）を
形成した後、ｎ−膨拡散層（８）用のリンを注入する。
次に高温酸化嗅をＣＶＤにて堆積し、異方性エツチング
を行うとゲート電極（５）の側壁にスペーサー（６）が
形成される０次に、ｎ十形拡散層（７）を形成するため
にヒ素を大量にイオン注入する。熱処理にてイオン種を
活性した後、ＣＶＤにて層間酸化膜（９）を堆積する。
を行うとゲート電極（５）の側壁にスペーサー（６）が
形成される０次に、ｎ十形拡散層（７）を形成するため
にヒ素を大量にイオン注入する。熱処理にてイオン種を
活性した後、ＣＶＤにて層間酸化膜（９）を堆積する。
次に、フォトリソグラフィによシシエアードダイレクト
コンタクトホールＱｌのパターニングを行い、酸化膜異
方性エツチングを行う。この時、ゲート電極（５）の端
面に異方性エツチング効果によってスペーサー（６）が
残る。
コンタクトホールＱｌのパターニングを行い、酸化膜異
方性エツチングを行う。この時、ゲート電極（５）の端
面に異方性エツチング効果によってスペーサー（６）が
残る。
次に、第２の多結晶シリコン層αカをＯＶＤにて堆積し
、低抵抗化したい部分のみヒ素を大量に注入した後熱処
理して、ダイレクトコンタクトでの接続を完了する。
、低抵抗化したい部分のみヒ素を大量に注入した後熱処
理して、ダイレクトコンタクトでの接続を完了する。
従来の半導体装置では、以上の説明のようにスペーサー
（６）が残っているので、実効的に第２の多結晶シリコ
ン層（ロ）のｎ十形拡散層（７）との接触面積が小さく
なり、抵抗が高くカるという問題点があった０ この発明は上記のような問題点を解消するためになされ
たもので、スペーサーの酸化膜を選択的に除去すること
により、接触抵抗を下げた構造を得る方法を提供するこ
とを目的としている。
（６）が残っているので、実効的に第２の多結晶シリコ
ン層（ロ）のｎ十形拡散層（７）との接触面積が小さく
なり、抵抗が高くカるという問題点があった０ この発明は上記のような問題点を解消するためになされ
たもので、スペーサーの酸化膜を選択的に除去すること
により、接触抵抗を下げた構造を得る方法を提供するこ
とを目的としている。
この発明の方法は、ゲー）！極の側壁に選択的に、スペ
ーサーを構成する第１の絶縁材料（上側では酸化シリコ
ン）の湿式エツチングだ対して耐性のある第２の絶磯材
料膜を残すことにより、ダイレクトコンタクトの異方性
エツチング形成後第１の絶縁１材料に対する湿式エツチ
ングを追加してスペーサーを除去することによってｎ十
形拡散層との接触面積を大きくするものである。
ーサーを構成する第１の絶縁材料（上側では酸化シリコ
ン）の湿式エツチングだ対して耐性のある第２の絶磯材
料膜を残すことにより、ダイレクトコンタクトの異方性
エツチング形成後第１の絶縁１材料に対する湿式エツチ
ングを追加してスペーサーを除去することによってｎ十
形拡散層との接触面積を大きくするものである。
この発明によれば、湿式エツチング時Ｋｌ＠ｇの絶縁材
料の膜がストッパーになっているため、ゲート酸化膜が
フッ酸系によってエツチングされることがないため、ト
ランジスタには悪影響を及ぼすことなく、低抵抗ダイレ
クトコンタクトの形成が可能である。
料の膜がストッパーになっているため、ゲート酸化膜が
フッ酸系によってエツチングされることがないため、ト
ランジスタには悪影響を及ぼすことなく、低抵抗ダイレ
クトコンタクトの形成が可能である。
第１図はこの発明の半導体装置の製造方法の一実施例を
説明するために、その主要１稈段階における状態を示す
断面図である。図において第２図の従来例と同一符号は
同等部分を示す。
説明するために、その主要１稈段階における状態を示す
断面図である。図において第２図の従来例と同一符号は
同等部分を示す。
第１Ｆｌ （ａ）に示すようにｐ′″形基板またはｐ形
ウェルｍ上に熱酸化にてゲート酸化膜（２）を形成し、
その上にＯＶＤによって第１のドープト多結晶シリコン
層（３）を堆積形成し、次に、スパッタによってモリブ
デンシリサイド層（４）を形成し、次いで、フォトリン
グラフィによってパターニングしてゲート電極（５）を
形成した後に、これをマスクとしてリンを注入してｎ″
″形注入層（８ａ）を形成する。ここまでは従来と同様
である。次いで、第１図（ｂ）に示すように全上面ｉ／
（ＯＶＤによって窒化シリコン膜０２を１０〜５０ ｎ
ｍの厚さに堆積形成する。そして、これに異方性エツチ
ングを施して、第１図（ｃ） Ｋ示すように、ゲート電
、極（５）の端面にのみ窒化シリコン膜（２）を残す。
ウェルｍ上に熱酸化にてゲート酸化膜（２）を形成し、
その上にＯＶＤによって第１のドープト多結晶シリコン
層（３）を堆積形成し、次に、スパッタによってモリブ
デンシリサイド層（４）を形成し、次いで、フォトリン
グラフィによってパターニングしてゲート電極（５）を
形成した後に、これをマスクとしてリンを注入してｎ″
″形注入層（８ａ）を形成する。ここまでは従来と同様
である。次いで、第１図（ｂ）に示すように全上面ｉ／
（ＯＶＤによって窒化シリコン膜０２を１０〜５０ ｎ
ｍの厚さに堆積形成する。そして、これに異方性エツチ
ングを施して、第１図（ｃ） Ｋ示すように、ゲート電
、極（５）の端面にのみ窒化シリコン膜（２）を残す。
次に、第１図（ｄ）に示すように全上面にＣＶＤによっ
て高温酸化シリコン膜（６ａ）を２５０〜３００ｎｍの
厚さに堆積形成する。しかる後に、これに異方性エツチ
ングを施して、第１図（ｅ）に示すようにゲート電極（
５）の端面の窒化シリコン膜四の外側に酸化シリコン膜
からなるスペーサー（６）を残し、このスペーサー（６
）を含むゲート電極（５）をマスクとしてヒ素イオンを
３ Ｘ １０１５ ａｍ−２程反注入し鱈形注大層（７
ａ）を形成する。次に、これを高温処理して、注入イオ
ンを活性化して、第１図（ｆ）に示すように、ｎ十形拡
散層（７）及びｎ−形波散層（８）を形成した後に、高
温酸化シリコン膜からなる眉間絶縁膜（９）をＣＶＤに
よって堆積形成し、この層間絶縁膜（９）にゲート電極
（５）の上からｎ十形拡散層（７）の上にまたがったダ
イレクトコンタクトホール（ｉｔ）をリングラフィで開
口する。そのときに、ダイレクトコンタクトホール（山
内に露出したスペーサー（６）の一部は除去されるが、
大部分は残る。そこで上記リングラフィ用のレジストを
残した状態で、フッ酸系の液で湿式エツチングを施して
第１図（ｇ）に示すように、露出していたスペーサー（
６）は除去される。このとき、窒化シリコン膜（６）は
エツチングされることなく残る。その後に、第１図但）
に示すよう（ｃ１ダイレクトコンタクトホールα（庫内
を含めて層間絶縁膜（９）上にＣＶＤによって第２の多
結晶シリコン層αυを堆積形成する。その後に、スタテ
ィックＲＡＭの場合は、高抵抗にすべき部分の上をレジ
ストで覆って、残余の部分にヒ素イオンを例えば５ Ｘ
ｌｏ’５ ｃｍ−２注入し、熱処理を施すことによっ
て、オーミック性を示すシエアードダイレクトコンタク
トができる。
て高温酸化シリコン膜（６ａ）を２５０〜３００ｎｍの
厚さに堆積形成する。しかる後に、これに異方性エツチ
ングを施して、第１図（ｅ）に示すようにゲート電極（
５）の端面の窒化シリコン膜四の外側に酸化シリコン膜
からなるスペーサー（６）を残し、このスペーサー（６
）を含むゲート電極（５）をマスクとしてヒ素イオンを
３ Ｘ １０１５ ａｍ−２程反注入し鱈形注大層（７
ａ）を形成する。次に、これを高温処理して、注入イオ
ンを活性化して、第１図（ｆ）に示すように、ｎ十形拡
散層（７）及びｎ−形波散層（８）を形成した後に、高
温酸化シリコン膜からなる眉間絶縁膜（９）をＣＶＤに
よって堆積形成し、この層間絶縁膜（９）にゲート電極
（５）の上からｎ十形拡散層（７）の上にまたがったダ
イレクトコンタクトホール（ｉｔ）をリングラフィで開
口する。そのときに、ダイレクトコンタクトホール（山
内に露出したスペーサー（６）の一部は除去されるが、
大部分は残る。そこで上記リングラフィ用のレジストを
残した状態で、フッ酸系の液で湿式エツチングを施して
第１図（ｇ）に示すように、露出していたスペーサー（
６）は除去される。このとき、窒化シリコン膜（６）は
エツチングされることなく残る。その後に、第１図但）
に示すよう（ｃ１ダイレクトコンタクトホールα（庫内
を含めて層間絶縁膜（９）上にＣＶＤによって第２の多
結晶シリコン層αυを堆積形成する。その後に、スタテ
ィックＲＡＭの場合は、高抵抗にすべき部分の上をレジ
ストで覆って、残余の部分にヒ素イオンを例えば５ Ｘ
ｌｏ’５ ｃｍ−２注入し、熱処理を施すことによっ
て、オーミック性を示すシエアードダイレクトコンタク
トができる。
そして、リンケイ酸ガラス（ＰＥＧ）をＯＶＤにて堆積
させ、これをリフローさせた後に、所要のコンタクトホ
ールを開口させ、アルミニウム配線を施すことによって
スタティックＲＡＭは完了する。
させ、これをリフローさせた後に、所要のコンタクトホ
ールを開口させ、アルミニウム配線を施すことによって
スタティックＲＡＭは完了する。
なお、上記実施例では、ＮＭＯ８形のスタティックＲＡ
Ｍの例を示したが、現在主流となっている周辺ｃ＞Ａｏ
ｓ、メモリセルＮＭＯ８形の製造に適用しても同様の効
果を奏することは勿論のことである。
Ｍの例を示したが、現在主流となっている周辺ｃ＞Ａｏ
ｓ、メモリセルＮＭＯ８形の製造に適用しても同様の効
果を奏することは勿論のことである。
また、スタティックＲＡＭ以外にマイコン等のように同
様な構造をしているものの製造にも適用は可能である。
様な構造をしているものの製造にも適用は可能である。
また、ダイレクトコンタクトを開口した後、湿式エツチ
ングでスペーサーを除去したが、ｎ十形層用のヒ素をイ
オン注入した後に、湿式エツチングでスペーサーを除去
しても同様な効果を奏する。
ングでスペーサーを除去したが、ｎ十形層用のヒ素をイ
オン注入した後に、湿式エツチングでスペーサーを除去
しても同様な効果を奏する。
また、シエアードダイレクトコンタクト以外にも、シエ
アードコンタクトの場合にも同様な効果を奏する。
アードコンタクトの場合にも同様な効果を奏する。
なお、上記実施例で用いた窒化シリコン膜は駿化シリコ
ンの湿式エツチングの際に、このエツチングに耐性を有
する膜であれば窒化シリコンには限らない。
ンの湿式エツチングの際に、このエツチングに耐性を有
する膜であれば窒化シリコンには限らない。
以上のように、この発明の方法ではＬＤＤ構造のＦＥＴ
のゲート電極と拡散層とにまたがるコンタクトを形成す
るに当って、ゲート電極の端面に、層間絶縁層の湿式エ
ツチングの際に、このエッチン！ｆｖＣ耐えるような膜
を形成しておくことによって、ゲート１極端面のスペー
サーが除去できるので、コンタクト抵抗の低いコンタク
トが得られ、スタティックＲＡＭ等の半導体装置の微細
化ができる。
のゲート電極と拡散層とにまたがるコンタクトを形成す
るに当って、ゲート電極の端面に、層間絶縁層の湿式エ
ツチングの際に、このエッチン！ｆｖＣ耐えるような膜
を形成しておくことによって、ゲート１極端面のスペー
サーが除去できるので、コンタクト抵抗の低いコンタク
トが得られ、スタティックＲＡＭ等の半導体装置の微細
化ができる。
第１図はこの発明の一実施例の各工程段階における状態
を示す断面図、第２図は従来の半導体装置におけるダイ
レクトコンタクトの構造を示す断面図である。 図において、（１）はｐ−形基板またはｐ形つェル、（
２）はゲート酸化膜、（３）は第１のドープト多結晶シ
リコン層、（４）はモリブデンシリサイド層、（５）は
上記（３１、（４）からなるゲートｉｌｒ極、（６）は
酸化シリコン（第１の絶縁材料）からなるスペーサー、
（７）はｎ＋形形成散層（８）はｎ−形拡牧層、（９）
は酸化シリコン（第１の絶縁材料）からなる層間絶縁層
、叫はコンタクトホール、（１漫は第２の多結晶シリコ
ン層（導電９体層）、（ハ）は窒化シリコン（第２の絶
縁材料）の膜である。 なお、図中同一符号は同一または相当部分を示す０
を示す断面図、第２図は従来の半導体装置におけるダイ
レクトコンタクトの構造を示す断面図である。 図において、（１）はｐ−形基板またはｐ形つェル、（
２）はゲート酸化膜、（３）は第１のドープト多結晶シ
リコン層、（４）はモリブデンシリサイド層、（５）は
上記（３１、（４）からなるゲートｉｌｒ極、（６）は
酸化シリコン（第１の絶縁材料）からなるスペーサー、
（７）はｎ＋形形成散層（８）はｎ−形拡牧層、（９）
は酸化シリコン（第１の絶縁材料）からなる層間絶縁層
、叫はコンタクトホール、（１漫は第２の多結晶シリコ
ン層（導電９体層）、（ハ）は窒化シリコン（第２の絶
縁材料）の膜である。 なお、図中同一符号は同一または相当部分を示す０
Claims (2)
- （１）ライトリー・ドープト・ドレイン（ｌｉｇｈｔｌ
ｙｄｏｐｅｄｄｒａｉｎ：ＬＤＤ）構造のトランジスタ
を有する半導体装置の製造に際して、 上記トランジスタのゲート電極の端面に第１の絶縁材料
に対する湿式エッチングに対して高い耐性を有する第２
の絶縁材料からなる膜を形成する工程、 上記ゲート電極端面の上記第２の絶縁材料からなる膜の
表面上に上記第１の絶縁材料からなるスペーサーを形成
する工程、 上記スペーサーが形成されたゲート電極をマスクとして
不純物の注入拡散を行つて拡散層を形成する工程、 上記第１の絶縁材料からなり、上記スペーサーが形成さ
れた上記ゲート電極と上記拡散層との上を覆う層間絶縁
層を形成する工程、 上記層間絶縁層に異方性エッチングによつて上記ゲート
電極上から上記拡散層上にわたるコンタクトホールを開
孔する工程、 このコンタクトホール形成に用いたレジストマスクを介
して湿式エッチングを施して上記コンタクトホール内に
露出した上記スペーサーを除去する工程、及び、 上記スペーサーの除去されたコンタクトホール内を含め
て上記層間絶縁層の上に導電体層を形成する工程を備え
たことを特徴とする半導体装置の製造方法。 - （２）第１の絶縁材料に酸化シリコンを、第２の絶縁材
料に窒化シリコンを用いることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094140A JPS63260079A (ja) | 1987-04-16 | 1987-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094140A JPS63260079A (ja) | 1987-04-16 | 1987-04-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260079A true JPS63260079A (ja) | 1988-10-27 |
Family
ID=14102079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094140A Pending JPS63260079A (ja) | 1987-04-16 | 1987-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260079A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172775A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | 半導体装置とその製造方法 |
| JPS6194369A (ja) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-04-16 JP JP62094140A patent/JPS63260079A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172775A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | 半導体装置とその製造方法 |
| JPS6194369A (ja) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930001559B1 (ko) | 전계효과 트랜지스터 제조방법 | |
| KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JPH02125623A (ja) | 自己整合トランジスタの製造方法 | |
| JPH0638496B2 (ja) | 半導体装置 | |
| JP2773220B2 (ja) | 半導体装置 | |
| US5614422A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| JPS5834950B2 (ja) | 集積回路の製造方法 | |
| JPH0324737A (ja) | 半導体装置およびその製造方法 | |
| JP2773221B2 (ja) | 半導体装置 | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR100190367B1 (ko) | 소자분리막형성방법 | |
| KR940006670B1 (ko) | 반도체 장치의 제조방법 | |
| JP3088547B2 (ja) | 半導体装置の製造方法 | |
| US5869372A (en) | Method of manufacturing a power semiconductor device | |
| JP3110054B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6310896B2 (ja) | ||
| EP0817247A1 (en) | Process for the fabrication of integrated circuits with contacts self-aligned to active areas | |
| JPH0136256B2 (ja) | ||
| KR950007396B1 (ko) | 수직모스 트랜지스터 제조방법 | |
| JP2809662B2 (ja) | 二重拡散型ｍｏｓｆｅｔ装置の製造方法 | |
| JPS63275181A (ja) | 半導体装置の製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPS63308963A (ja) | 半導体装置およびその製造方法 | |
| KR920009894B1 (ko) | 고압 반도체 소자의 제조방법 |