JPS6326009A

JPS6326009A - 発振回路

Info

Publication number: JPS6326009A
Application number: JP16871986A
Authority: JP
Inventors: Yoshihiro Ikuto; 義弘生藤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1986-07-17
Filing date: 1986-07-17
Publication date: 1988-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、インバータの入出力部間に抵抗およびキャ
パシタを伴って共振現象を呈する共振素子を付加してな
る発振回路に係り、特に、消費電力の低減、発振の立上
り時間などの改善に関する。

〔従来の技術〕

従来、発振回路には、第４図に示すように、０ＭＯ３に
よって構成されたインバータ２を増幅素子とし、その人
出力部間に抵抗４、共振素子６およびキャパシタ８．１
０を以てπ型回路を構成したものが実用化されている。

この発振回路は、水晶振動子やセラミック共振子などの
共振素子６による共振現象を利用しており、周波数の安
定性が高く、時計や基準時間の設定などに用いられてい
る。

この発振回路の電源電圧−消費電流特性について見ると
、インバータ２に加えられる電ＲＭ圧ＶＯＯ−消費電流
ＩＤＤは、第５図に示すように、電源電圧■。０の増加
に対して消費電流ＩＤＤが二次関数的に増加し、相当大
きな値を呈するものである。

このような発振回路において、消費電流を低減するため
に、第６図に示すように、電源側に低電圧定電圧回路１
２を設置し、インバータ２に加えられる電源電圧■Ｉ、
。の低電圧化とともに、その定電圧化を図っている。こ
のようにした場合、インバータ２に加えられる電源電圧
■。、−消費電流１　＋１０は、第７図に示すように、
電源電圧■、。が低い領域では消費電流ＩＤ１ｌｌが増
加するが、電源電圧■。。が高くなると、消費電流ＩＤ
Ｄは低電圧定電圧回路１２によって一定値に抑えること
が可能である。しかし、このようなＣＭＯＳのインバー
タ２に対して共通のＣＭＯＳのＩＣとして構成する場合
、低電圧定電圧回路１２は回路が複雑化し、所望の安定
化を図ることができない。

〔発明が解決しようとする問題点〕

このような回路構成を複雑にすることなく消費電流の低
減を図った発振回路には、第８図に示すようなものが知
られている。この発振回路は、インバータ２の出力部に
抵抗１４を設置したもので、この抵抗１４を介して共振
素子６およびキャパシタ８．１０を設置し、インバータ
１６を介して波形成形した後、発振出力■、を取り出す
ようにしている。

このような発振回路では、第９図に示す電源電圧Ｖ０−
消費電流ＩＤＤのように、低消費電流化が図られるが、
抵抗１４の設置によって発振回路のループゲインが低下
するため、第１０図に示すように、電源を投入した時点
から一定の時間ｔ、の後、緩やかに発振動作が行われ、
発振の立上りが遅い欠点がある。

ところで、このような発振回路を電話機のダイヤラＩＣ
に用いる場合、低電圧、低電流での動作が要求されるが
、第４図に示した発振回路では、その要求に応えること
ができず、第６図に示した発振回路では、回路構成の複
雑化によって不可能であり、また、第８図に示した発振
回路では、ダイヤルボタンを操作した時、僅かな間が生
じた後、発振音が発生するといった使用者が不快感を懐
く恐れのある不都合が生ずる。

そこで、この発明は、共振素子を用いた発振回路におい
て、低電圧、低消費電流化とともに、発振動作の立上り
を早めることを目的とする。

〔問題点を解決するための手段〕

この発明の発振回路は、第１図に示すように、インバー
タ２の入出力部間に抵抗４およびキャパシタ８．１０を
伴って共振素子６を設置した発振回路において、インバ
ータ２に直列に抵抗１４を設置し、発振開始から発振が
定常状態になる一定時間中、抵抗１４の両端を短絡（短
絡回路２２）したものである。

〔作　　　用〕

このように構成すると、電源の投入から発振動作が定常
状態になる一定時間（過渡時間）において、抵抗１４を
短絡して発振ループに挿入される抵抗値を低下させるこ
とにより、ループゲインを高くして発振動作の立上りを
早め、その一定時間の後、抵抗１４によって消費電流の
低減を図っている。

ここで、抵抗１４の短絡は、任意の抵抗１日を介して短
絡し、発振ループに挿入される抵抗値を低減することも
含むものとする。

〔実　施　例〕

以下、この発明の実施例を図面を参照して説明する。

第１図は、この発明の発振回路の実施例を示す。

第１図に示すように、この発振回路は、ＣＭＯＳによっ
て構成されたインバータ２を増幅素子とし、その入出力
部間に抵抗４、共振素子６およびキャパシタ８．１０を
以てπ型回路を構成する発振回路において、インバータ
２の帰還経路に抵抗１４を設置するとともに、この抵抗
１４の端子間にスイッチ２０を設置して短絡回路２２を
形成したものである。スイッチ２０は、発振開始から発
振が定常状態になる一定時間を閉、一定時間の後を開に
、スイッチ制御手段として設置されたタイマー２４の出
力によって制御する。タイマー２４は、たとえば、イン
バータ２の発振出力を計数するカウンタなどで構成する
ことができる。

したがって、電源の投入時、スイッチ２０が破線で示す
ように閉じているものとすると、インバータ２の帰還ル
ープの抵抗値が抵抗１４の分だけ低下し、ループゲイン
が高くなる。このため、電源の投入後、瞬時に発振が立
上り、定常状態に至る。この発振出力■、は出力端子２
６から取り出すことができる。

そこで、発振開始から定常状態に至る時間をタイマー２
４によって計測し、そのタイマー２４の出力によってス
イッチ２０を開くと、定常状態では帰還ループの中に抵
抗１４が挿入されることになり、定常状態での消費電流
を低減することができる。

なお、実施例では、抵抗１４の端子間をスイッチ２０で
短絡しているが、抵抗１８を介して抵抗１４の端子間を
短絡した場合、抵抗１４と抵抗１８の並列化によってル
ープゲインを高めることができ、発振の立上り時間の短
縮化を図ることができる。

第２図は、第１図に示した発振ｉ路の具体的な回路構成
例を示す。

この発振回路は０Ｍ０５回路で構成したものであり、ス
イッチ２０はスイッチング素子としてのトランジスタ２
０１．２０２を並列にして構成され、トランジスタ２０
１のゲートにはタイマー２４の出力Ｔ０がインバータ２
８で反転されて加えられ、また、トランジスタ２０２の
ゲートにはタイマー２４の出力Ｔ０が直接に加えられて
、各トランジスタ２０１，２０２が同時に導通、遮断状
態になるように設定されている。

そして、この実施例の場合、抵抗４はトランジスタ４１
．４２を並列に接続して構成されており、トランジスタ
４１のゲートには発振起動信号としてのイネーブル信号
ＥＮＡがインバータ３０で反転されて加えられ、また、
トランジスタ４２のゲートにはイネーブル信号Ｅ　Ｎ　
Ａが直接に加えられ、各トランジスタ４１．４２が同時
に導通、遮断状態になるように設定されている。この場
合、各トランジスタ４１．４２は、ゲートのＬ／Ｗを大
きく設定して、十分に抵抗として機能するようにしてい
る。

また、インバータ２の入力部には、発振動作を制御する
ためのスイッチング素子としてのトランジスタ３２が設
置されており、このトランジスタ３２のゲートに対して
インバータ３０からイネーブル信号ＥＮＡの反転信号が
加えられている。

したがって、第３図のＡに示すように、イネーブル信号
ＥＮＡが加えられると、トランジスタ３２が遮断状態と
なって発振動作を開始し、このとき、同時にトランジス
タ４１．４２が導通状態となって各トランジスタ４１．
４２は抵抗素子として機能する。

発振動作は、イネーブル信号ＥＮＡの入力時点から僅か
に遅れて動作し、第３図のＢは出力端子２６に現れる発
振出力■、を表わす。

発振開始時、第３図のＣに示すように、タイマー２４が
高電位（Ｈ）の出力Ｔ０を発生しているので、スイッチ
２０の各トランジスタ２０１．２０２は導通状態にあり
、抵抗１４は短絡状態となっている。この結果、発振開
始時、発振の立上り時間が短縮され、瞬時に定常状態に
至る。

そして、タイマー２４はカウンタで構成されており、発
振出力Ｖ、の立下りを計数し、たとえば、５カウントの
後、第３図のＣに示すように、低電位（Ｌ）をタイマー
出力Ｔ０として発生する。この出力Ｔ０の立下りによっ
て各トランジスタ　　・２０１．２０２が瞬時に遮断状
態となり、抵抗１４が帰還ループに挿入されて定常状態
に至る。

このような発振開始から定常状態に至る制御によって、
インバータ２に流れる動作電流ＩＤ！１は、第３図のＤ
に示すように、発振開始からタイマー２４が低電位出力
を発生するまでの時間ｔｒでは大きく、定常状態に入っ
た後は微小電流に抑えられている０時間ｔｒは、１〜２
ｍｓ程度であるから、十分に消費電流の低減が図られる
。

〔発明の効果〕

以上説明したように、この発明によれば、発振開始時に
ループゲインを高め、発振の立上り時間の短縮とともに
、発振が定常状態に移行した後は、抵抗の挿入によって
消費電流を抑えることができる。

【図面の簡単な説明】

第１図はこの発明の発振回路の実施例を示す回路図、第
２図は第１図に示した発振回路の具体的な回路構成例を
示す回路図、第３図は第２図に示した発振回路の動作を
示す図、第４図は従来の発振回路を示す回路図、第５図
は第４図に示した発振回路の電源電圧ｖ０−消費電流■
。。特性を示す図、第６図は従来の発振回路を示す回路
図、第７図は第６図に示した発振回路の電源電圧■。、
−消費電流■。特性を示す図、第８図は従来の発振回路
を示す回路図、第９図は第８図に示した発振回路の電源
電圧Ｖ、。−消費電流■。。特性を示す図、第１０図は
第８図に示した発振回路の動作波形を示す図である。２・・・インバータ、４・・・抵抗、６・・・共振素子
、８．１０・・・キャパシタ、１４・・・抵抗、２２・
・・短絡回路。第１図第３図一一雫Ｖｏ。 ′ＰＪＪ図　　　　　　　第５図ｍ−や■叩第６図　　　　　　　　第７図第８図 −Ｖｏ。第９図第１０図

Claims

【特許請求の範囲】

インバータの入出力部間に抵抗およびキャパシタを伴っ
て共振素子を設置した発振回路において、インバータに
直列に抵抗を設置し、発振開始から発振が定常状態にな
る一定時間中、前記抵抗の両端を短絡することを特徴と
する発振回路。