JPH0245839A - ウオツチ・ドツグ・タイマ禁止回路 - Google Patents
ウオツチ・ドツグ・タイマ禁止回路Info
- Publication number
- JPH0245839A JPH0245839A JP63197741A JP19774188A JPH0245839A JP H0245839 A JPH0245839 A JP H0245839A JP 63197741 A JP63197741 A JP 63197741A JP 19774188 A JP19774188 A JP 19774188A JP H0245839 A JPH0245839 A JP H0245839A
- Authority
- JP
- Japan
- Prior art keywords
- watch dog
- cpu
- dog timer
- timer
- watch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 6
- 230000002401 inhibitory effect Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータの異常動作時にマイク
ロコンピュータをハードウェア的にリセットし、初期動
作から再スタートさせ、動作を正常に戻す働きをするウ
ォッチ・ドッグ・タイマに関するものである。
ロコンピュータをハードウェア的にリセットし、初期動
作から再スタートさせ、動作を正常に戻す働きをするウ
ォッチ・ドッグ・タイマに関するものである。
ウォッチ・ドッグ・タイマとは、運用するプログラムの
中に常にウォッチ・ドッグ・タイマをリトリガするルー
チンを組み込んでおき、一定の時間以内にＣＰＵがウォ
ッチ・ドッグ・タイマをリトリガできなくなると、ＣＰ
Ｕが異常動作をおこしたと判断してＣＰＵをリセットす
ることにより、初期動作から再スタートさせ、正常動作
に戻すものである。
中に常にウォッチ・ドッグ・タイマをリトリガするルー
チンを組み込んでおき、一定の時間以内にＣＰＵがウォ
ッチ・ドッグ・タイマをリトリガできなくなると、ＣＰ
Ｕが異常動作をおこしたと判断してＣＰＵをリセットす
ることにより、初期動作から再スタートさせ、正常動作
に戻すものである。
しかし、プログラムのテスト中やデバッグ中に常にウォ
ッチ・ドッグ・タイマをリトリガするルーチンを走らせ
るわけにはいかないので、どうしてもウォッチ・ドッグ
・タイマの動作を禁止する必要がある。
ッチ・ドッグ・タイマをリトリガするルーチンを走らせ
るわけにはいかないので、どうしてもウォッチ・ドッグ
・タイマの動作を禁止する必要がある。
従来、ウォッチ・ドッグ・タイマの動作を禁止する手段
としては、第２図および第３図に示すものがあった。
としては、第２図および第３図に示すものがあった。
第２図において、１はＣＰＵ、２はウォッチ・ドッグ・
タイマ、３はＣＰＵのアドレスバス、データバスのバッ
ファ、４はプログラムを格納しているＲＯＭ、５はＲＡ
Ｍ、６は入出力部（以下「■１０」という）であり、■
１０６はウォッチ・ドッグ・タイマにソフトウェアでパ
ルスを送る働きもする。７はウォッチ・ドッグ禁止許可
切替スイッチ、８はウォッチ・ドッグの時定数を決める
コンデンサ、９はパワーオンリセット回路である。
タイマ、３はＣＰＵのアドレスバス、データバスのバッ
ファ、４はプログラムを格納しているＲＯＭ、５はＲＡ
Ｍ、６は入出力部（以下「■１０」という）であり、■
１０６はウォッチ・ドッグ・タイマにソフトウェアでパ
ルスを送る働きもする。７はウォッチ・ドッグ禁止許可
切替スイッチ、８はウォッチ・ドッグの時定数を決める
コンデンサ、９はパワーオンリセット回路である。
第２図の系統においては、ウォッチ・ドッグを禁止する
ために、ＣＰＵのリセット入力として、ＣとＲとダイオ
ードの組合せからなる普通のパワーオンリセット回路９
を使用している。
ために、ＣＰＵのリセット入力として、ＣとＲとダイオ
ードの組合せからなる普通のパワーオンリセット回路９
を使用している。
第３図は別の手段を示す系統図であり、同図において第
２図と同一部分又は相当部分には同一符号が付しである
。第３図の系統は、トランジスタ１０がオンになった時
にコンデンサ８を強制的に充電することによってウォッ
チ・ドッグを禁止するものである。第３図において、論
理回路１１と１２が必要となるのは、パワーオン時にコ
ンデンサ８が充電されたままだと、パワーオンリセット
が効かないためである。
２図と同一部分又は相当部分には同一符号が付しである
。第３図の系統は、トランジスタ１０がオンになった時
にコンデンサ８を強制的に充電することによってウォッ
チ・ドッグを禁止するものである。第３図において、論
理回路１１と１２が必要となるのは、パワーオン時にコ
ンデンサ８が充電されたままだと、パワーオンリセット
が効かないためである。
上述した従来のウォッチ・ドッグを禁止する手段のうち
、第２図に示す手段では、リセット回路が全（別になっ
てしまうので、ウォッチ・ドッグ・タイマ２に電源電圧
の監視機能が組み込まれていても、全（無効になってし
まう。
、第２図に示す手段では、リセット回路が全（別になっ
てしまうので、ウォッチ・ドッグ・タイマ２に電源電圧
の監視機能が組み込まれていても、全（無効になってし
まう。
また、第３図に示す手段では、ウォッチ・ドッグ・タイ
マ２の電源電圧の監視機能は働くものの、外付は部品が
多く、禁止回路が複雑になってしまうという欠点があっ
た。
マ２の電源電圧の監視機能は働くものの、外付は部品が
多く、禁止回路が複雑になってしまうという欠点があっ
た。
このような欠点を除去するために本発明は、ＣＰＵの異
常動作を監視する役割をもつウォッチ・ドッグ・タイマ
の動作を禁止する回路において、ＣＰＵから出力される
制御信号をウォッチ・ドッグ・タイマに加えることによ
ってウォッチ・ドッグ・タイマの動作を禁止するウォッ
チ・ドッグ禁止許可切替スイッチを設けるようにしたも
のである。
常動作を監視する役割をもつウォッチ・ドッグ・タイマ
の動作を禁止する回路において、ＣＰＵから出力される
制御信号をウォッチ・ドッグ・タイマに加えることによ
ってウォッチ・ドッグ・タイマの動作を禁止するウォッ
チ・ドッグ禁止許可切替スイッチを設けるようにしたも
のである。
本発明によるウォッチ・ドッグ・タイマ禁止回路におい
ては、少ない部品点数の簡単な回路でウォッチ・ドッグ
を禁止することができ、ウォッチ・ドッグ・タイマのパ
ワーオンリセット、電源電圧監視機能を生かすことがで
きる。
ては、少ない部品点数の簡単な回路でウォッチ・ドッグ
を禁止することができ、ウォッチ・ドッグ・タイマのパ
ワーオンリセット、電源電圧監視機能を生かすことがで
きる。
第１図は、本発明によるウォッチ・ドッグ・タイマ禁止
回路の一実施例を示す系統図である。第１図において、
■はＣＰＵ、２はウォッチ・ドッグ・タイマ、３はＣＰ
Ｕのアドレスバス、データバスのバッファ、４はプログ
ラムを格納しているＲＯＭ、５はＲＡＭ、６は入出力部
（以下ｒ１１０」という）であり、■１０６はウォッチ
・ドッグ・タイマにソフトウェアでパルスを送る働きも
する。７はウォッチ・ドッグ禁止許可切替スイッチ、８
はウォッチ・ドッグの時定数を決めるコンデンサである
。
回路の一実施例を示す系統図である。第１図において、
■はＣＰＵ、２はウォッチ・ドッグ・タイマ、３はＣＰ
Ｕのアドレスバス、データバスのバッファ、４はプログ
ラムを格納しているＲＯＭ、５はＲＡＭ、６は入出力部
（以下ｒ１１０」という）であり、■１０６はウォッチ
・ドッグ・タイマにソフトウェアでパルスを送る働きも
する。７はウォッチ・ドッグ禁止許可切替スイッチ、８
はウォッチ・ドッグの時定数を決めるコンデンサである
。
本発明によるウォッチ・ドッグ・タイマ禁止回路では、
ウォッチ・ドッグの禁止は、ＣＰＵＩのＡＬＥ信号をウ
ォッチ・ドッグ・タイマ２のクロック入力端子ＣＫに加
えることにより実現している。これは、ウォッチ・ドッ
グ・タイマ２をプログラムでリトリガする代わりに、Ｃ
ＰＵ１から定期的に出力されている信号を用いてハード
的にリトリガするものである。本回路においては、ウォ
ッチ・ドッグ・タイマ２のリセット出力や、時定数を決
めるコンデンサを、ウォッチ・ドッグを禁止しない場合
と同じ状態にしているため、ウォッチ・ドッグ・タイマ
２の機能を損なうことなしに、パワーオンリセットや電
源電圧の監視によ、るリセット機能も有効であるうえ、
部品点数を大幅に削減できる。また、何らかの原因でＣ
ＰＵＩに異常がおきＣＰＵ制御信号が途絶えたときリセ
ットがかかるため、プログラムのウォッチ・ドッグ・タ
イマのリトリガ・ルーチンを組み込むことなく、ＣＰＵ
Ｉを正常に動かし続けることが可能である。
ウォッチ・ドッグの禁止は、ＣＰＵＩのＡＬＥ信号をウ
ォッチ・ドッグ・タイマ２のクロック入力端子ＣＫに加
えることにより実現している。これは、ウォッチ・ドッ
グ・タイマ２をプログラムでリトリガする代わりに、Ｃ
ＰＵ１から定期的に出力されている信号を用いてハード
的にリトリガするものである。本回路においては、ウォ
ッチ・ドッグ・タイマ２のリセット出力や、時定数を決
めるコンデンサを、ウォッチ・ドッグを禁止しない場合
と同じ状態にしているため、ウォッチ・ドッグ・タイマ
２の機能を損なうことなしに、パワーオンリセットや電
源電圧の監視によ、るリセット機能も有効であるうえ、
部品点数を大幅に削減できる。また、何らかの原因でＣ
ＰＵＩに異常がおきＣＰＵ制御信号が途絶えたときリセ
ットがかかるため、プログラムのウォッチ・ドッグ・タ
イマのリトリガ・ルーチンを組み込むことなく、ＣＰＵ
Ｉを正常に動かし続けることが可能である。
本実施例では、ウォッチ・ドッグ・タイマのりトリガパ
ルスとしてＡＬＥ信号を用いたが、ＲＤ信号、ＷＲ倍信
号チップセレクト信号等その他のＣＰＵＩＪ御信号を和
信号ても、同じ効果が得られる。
ルスとしてＡＬＥ信号を用いたが、ＲＤ信号、ＷＲ倍信
号チップセレクト信号等その他のＣＰＵＩＪ御信号を和
信号ても、同じ効果が得られる。
以上説明したように本発明は、ＣＰＵから出力される制
御信号をウォッチ・ドッグ・タイマに加えることによっ
てウォッチ・ドッグ・タイマの動作を禁止するウォッチ
・ドッグ禁止許可切替スイッチを設けたことにより、少
ない部品点数の簡単な回路でウォッチ・ドッグを禁止す
ることができ、ウォッチ・ドッグ・タイマのパワーオン
リセット。
御信号をウォッチ・ドッグ・タイマに加えることによっ
てウォッチ・ドッグ・タイマの動作を禁止するウォッチ
・ドッグ禁止許可切替スイッチを設けたことにより、少
ない部品点数の簡単な回路でウォッチ・ドッグを禁止す
ることができ、ウォッチ・ドッグ・タイマのパワーオン
リセット。
電源電圧監視機能を生かすことができる効果がある。ま
た、何らかの原因でＣＰＵに異常がおこり制御信号が止
まった時はリセットがかかり、ＣＰＵを正常に戻すので
、この面では従来のウォッチ・ドッグ・タイマ禁止回路
に比べて信頼性が高い。
た、何らかの原因でＣＰＵに異常がおこり制御信号が止
まった時はリセットがかかり、ＣＰＵを正常に戻すので
、この面では従来のウォッチ・ドッグ・タイマ禁止回路
に比べて信頼性が高い。
本発明はマイクロコンピュータ応用回路のすべてに適用
可能であり、特に、小型化や信頼性を要求されている装
置に用いて益するところが大である。
可能であり、特に、小型化や信頼性を要求されている装
置に用いて益するところが大である。
第１図は本発明によるウォッチ・ドッグ・タイマ禁止回
路を示す系統図、第２図および第３図は従来のウォッチ
・ドッグ・タイマ禁止回路を示す系統図である。 １・・・ＣＰＵ、２・・・ウォッチ・ドッグ・タイマ、
３・・・バッファ、４・・・ＲＯＭ、５・・・ＲＡＭ、
６・・・１１０．７・・・ウォッチ・ドッグ禁止許可切
替スイッチ、８・・・コンデンサ。 特許出願人 日本電気株式会社
路を示す系統図、第２図および第３図は従来のウォッチ
・ドッグ・タイマ禁止回路を示す系統図である。 １・・・ＣＰＵ、２・・・ウォッチ・ドッグ・タイマ、
３・・・バッファ、４・・・ＲＯＭ、５・・・ＲＡＭ、
６・・・１１０．７・・・ウォッチ・ドッグ禁止許可切
替スイッチ、８・・・コンデンサ。 特許出願人 日本電気株式会社
Claims (1)
- ＣＰＵの異常動作を監視する役割をもつウォッチ・ドッ
グ・タイマの動作を禁止する回路において、前記ＣＰＵ
から出力される制御信号をウォッチ・ドッグ・タイマに
加えることによってウォッチ・ドッグ・タイマの動作を
禁止するウォッチ・ドッグ禁止許可切替スイッチを備え
たことを特徴とするウォッチ・ドッグ・タイマ禁止回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197741A JPH07101391B2 (ja) | 1988-08-08 | 1988-08-08 | ウオツチ・ドツグ・タイマ禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197741A JPH07101391B2 (ja) | 1988-08-08 | 1988-08-08 | ウオツチ・ドツグ・タイマ禁止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0245839A true JPH0245839A (ja) | 1990-02-15 |
| JPH07101391B2 JPH07101391B2 (ja) | 1995-11-01 |
Family
ID=16379570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63197741A Expired - Lifetime JPH07101391B2 (ja) | 1988-08-08 | 1988-08-08 | ウオツチ・ドツグ・タイマ禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101391B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226845A (ja) * | 1985-03-30 | 1986-10-08 | Nec Corp | ウオツチドツグタイマ |
-
1988
- 1988-08-08 JP JP63197741A patent/JPH07101391B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226845A (ja) * | 1985-03-30 | 1986-10-08 | Nec Corp | ウオツチドツグタイマ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101391B2 (ja) | 1995-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2210024C (en) | Method and apparatus for power supply switching with logic integrity protection | |
| US10250325B2 (en) | Network switching system | |
| JPH01195522A (ja) | 電源制御回路 | |
| EP2860634A1 (en) | Electronic device | |
| JPH0245839A (ja) | ウオツチ・ドツグ・タイマ禁止回路 | |
| JP2003032089A (ja) | リセット機能内蔵マイクロコンピュータ | |
| JPS6280716A (ja) | マイクロコンピュータを備えた電子機器 | |
| JP2504502B2 (ja) | 集積回路カ―ド | |
| JP2843070B2 (ja) | 電圧検出装置 | |
| JPS63261448A (ja) | マイクロコンピユ−タ | |
| KR970008509B1 (ko) | 마이크로 프로세서를 리세트하는 장치 | |
| JP2580673B2 (ja) | 電源制御装置 | |
| KR20070012351A (ko) | 전자 회로 장치 및 이 전자 회로 장치를 사전결정된 상태에이르게 하는 방법 | |
| SU1434504A1 (ru) | Запоминающее устройство с сохранением информации при аварийном отключении питани | |
| JP2007209122A (ja) | ディジタル形保護継電装置のリスタート方式 | |
| JPH05189078A (ja) | システムクロック選択回路 | |
| JP2002024049A (ja) | 宇宙機制御用計算機 | |
| JP3757407B2 (ja) | 制御装置 | |
| JPH02254515A (ja) | マイクロコンピュータのリセット装置 | |
| JP2000132463A (ja) | メモリバックアップ方式 | |
| RU1797122C (ru) | Устройство дл перезапуска и контрол электропитани микроЭВМ | |
| JPS60238947A (ja) | マイクロプロセツサの誤動作検出回路 | |
| JPS61128309A (ja) | リセツト制御回路 | |
| JPS6373410A (ja) | 電源制御装置 | |
| JPH03292258A (ja) | 時素リレー |