JPS63263552A - 高速デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンピュータを用いた通信制御装置の受信デ
ータをホスト・コンピュータへ転送する高速データ伝送
装置に関するものである。

〔従来の技術〕

従来のこの種装置として第３図に示すものがあった・ 図において、１はデータが流れる伝送路、２は前記伝送
路１に接続され直列（シリアル）データを取り込んで並
列（パラレル）データに変換するデータ変換部、３は内
部パラレルバス、４はリード・オンリー・メモリ（ＲＯ
Ｍ）　、５はダイレクト・メモリ・アクセス・コントロ
ーラ（ＤＭＡＣ）、６はＲＯＭ４の命令を実行し、ＤＭ
ＡＣ５を制御して２ボートメモリ７を介しシステム１０
にデータを移送するマイクロプロセッサ（μ−ｐ）７は
２ポートメモリで、データの送信時はＲＡＭ８に転送し
、受信時にはＲＡＭ８から２ポートメモリ７にデータを
移送する。８はランダムアクセスメモリ（ＲＡＭ）、１
０はこの通信装置のホスト・コンピュータ（図示せず）
に接続される。システムバス（別名、マルチパスとも呼
ぶ）。１１はホスト・コンピュータ側から２ポートメモ
リ７をアクセスする時のアドレス線、１２はデータ線、
１３はコントロール線である。

次に動作について説明する。まず、第３図のデータ変換
部２に取込まれたビット直列の受信データは並列データ
に変換された後、μ−ｐ６によって予め受信待状態に制
御されている。ＤＭＡＣ５によりＲＡＭ８にバッファリ
ングされる。

以下連続したデータの１群（ブロック）を順次ＲＡＭ４
にバッファリングする。そのデータ受信過程においてデ
ータ変換部２でブロックの最終データが検出されると、
μ−ｐ６は前記バッファリングされたデータブロックの
中のデータがエラーコードまたは、自局あてのデータか
或いは制御用のコードかを判読して所定の処理を実行す
る。

この時前記データブロックにエラーコードがな１　　　
　　　くホスト・コンピュータへ受信データを受は渡し
てもよいと判定された場合にはμ−Ｐ６は再度ＤＭＡＣ
５を起動し、今度はＲＡＭ８から２ポートメモリ７へ必
要なデータ数だけを転送しシステムバス１０を経由して
ホスト・コンピュータにデータを読取らせるべく制御す
る。ホスト・コンピュータは受信データブロックの大き
さや数に合わせてアドレス線１１．データ１ｌ１２、コ
ントロール線１３の各信号ラインを用いてデータを読み
取る。

また、送信動作時は前記とは逆の手順で２ポートメモリ
７にホスト・コンピュータより書込まれたデータブロッ
クをＲＡＭ８に転送し必要な制御情報やアドレス情報な
どを該ＲＡＭＢ上で付加した後、ＤＭＡＣ５を経由して
データ変換部２ヘデータ転送し、直列データとして伝送
路１ヘデータを送出する。

［発明が解決しようとする問題点〕 従来の高速データ伝送装置は以上のように構成されてい
るので、データの受信時にはまず第１にデータ変換部か
らＲＡＭへ、更に第２にＲＡＭから２ボートメモリへと
ＤＭＡＣによる２回の受信データの転送を１行う必要が
あり、この転送時間がデータ伝送装置の送受信レスポン
ス、ひいては伝送システムのスループットを低下させる
原因となり、又、送受信するデータのブロック数が多く
なるとホスト・コンピュータからみた伝送用２ボートメ
モリのアドレス空間の大きさが大となってホスト・コン
ピュータ側のシステム設計に制約を与える等の問題点が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、データブロックの受信時にＤＭＡＣによる伝
送装置内のデータブロックの転送回数を１回で受信可能
とし、通信に必要な時間を減じてレスポンスタイムを短
くするとともに、ホスト・コンピュータ側からのアクセ
スに要する２ポートメモリのアドレス空間を縮小可能に
した高速データ伝送装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る高速データ伝送装置は受信データブロッ
クのエラーコード等をチェックする際に一度伝送装置内
でデータブロックのバッファリングを行っていた従来の
動作を省き、データ変換部で受信したデータを２ポート
メモリへ直接転送し。

エラーコードの有無や制御情報の判別処理等を行った後
、そのデータブロックをホスト・コンピュータへ転送可
能な時にはホスト・コンピュータのアドレス線をそのデ
ータブロックが読取れるように制御し、また、データブ
ロックにエラーコード等がありホスト・コンピュータに
転送不可の時にはホスト・コンピュータ側のアドレス線
は前回の正常データが読取れる状態のままとするように
したものである。

〔作用〕

この発明における高速データ伝送装置はホスト・コンピ
ュータとの通信に２ボートメモリを設け、伝送路より受
信したデータブロックを直接前記２ボートメモリに取り
込むと共に、μ−ｐによってエラーコードの有無確認を
行い正しいデータブロックのみをアドレス制御部のアド
レス信号制御によりホスト・コナビュータ側に読み取り
可能に制御する。

〔実施例〕

以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示した第
１図において、９はμ−ｐ６によって制御されるアドレ
ス制御部で２ポートメモリ７を制御する時に用いるアド
レス線１１を接続している。

次に、この発明の動作について説明する。まず、伝送路
より入力されたビットシリアルなデータブロックは第２
図に示すようにデータ変換部２によってバイト又はワー
ド単位のパラレルデータに変換されμｍｐ６によって設
定されたＤＭＡＣ５により２ポートメモリ１の所定のア
ドレスに転送される。同様にして引続き送られて来たデ
ータも順次２ポートメモリ７に格納される。所定のバイ
ト又はワード数のデータブロックが２ポートメモリ７に
取込まれると、μｍｐ６はそのデータブロックに誤りが
なかった、自局あてのデータか、またはテストデータか
などのチェックを行い、その結１　　　　　　果確かに
ホスト・コンピュータに渡すべきデータブロックと判定
された時には、そのデータブロックを格納した２ポート
メモリ７のエリヤがホスト・コンピュータ側よりアクセ
スできるようにアドレス制御部９に指令を出力して切替
える。この時はホスト・コンピュータのアクセスしてい
ないタイミングで行うのは言うまでもない、もし、格納
したデータにエラー存在し、ホスト・コンピュータにデ
ータが引渡せない場合にはこのアドレス切替制御は行わ
ず、古いデータのアクセス状態のままとする。また、第
２図は上記制御の状態を示した動作概念説明図で、２ポ
ート７を伝送データをブロック単位に分けμ−ｐ６が該
ブロック、例えばＢに格納しであるデータをアドレス制
御部９からの制御信号によりホスト・コンピュータがア
クセスできる様に制御している。

また、上記実施例ではデータ・ブロックのチェック結果
によって、アドレス線の制御を行うようにしているが、
該アドレス制御の考え方はホスト・コンピュータ側のデ
ータの読込みが遅れた場合にはμｍｐ側はブロックＡ、
ブロックＢ・・・へ順次データを入力して行き、ホスト
・コンピュータが読み終るのを待って受は取ったデータ
をブロック順にアドレス制御して行く応用も考えられ、
この場合にはホスト・コンピュータ側のアドレス空間は
１ブロック分で良い。

〔発明の効果〕

以上のようにこの発明によれば伝送路より転送される受
信データをデータ変換部を介して２ポートメモリに格納
し、μ−ｐによってエラーコードの確認を行った後、正
しいデータブロックのみをアドレス制御部の指令によっ
てホスト・コンピュータに読み取れるように制御したの
で、データ伝送装置の動作が１回で可能となって通信レ
スポンスの向上、すなわち伝送システムのスループット
が大幅に改善されると共に、２ポートメモリの縮小が図
れる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデ−タ伝送装置の要
部のブロック図、第２図は第１図の動作概念説明図、第
３図は従来のデータ伝送装置の要部のブロック図である
。 図において、１は伝送路、２はデータ変換部、６はμ−
ｐ（マイクロプロセッサ）、７は２ポートメモ１ハ９は
アドレス制御部、１０はシステムバスである。

Claims (1)

【特許請求の範囲】
1. 伝送路を経て受信したブロックデータをシリアル・パラ
   レル変換するデータ変換部と、前記データ変換部で変換
   されたブロックデータのうち、正しいデータのみをホス
   ト・コンピュータ側に転送するため２ポートメモリに転
   送制御指令を出力するマイクロプロセッサとを備えた高
   速データ伝送装置において、前記データ変換部を経たブ
   ロックデータを直接前記２ポートメモリへ格納し、該ブ
   ロックデータのエラー判別処理を実行する前記マイクロ
   プロセッサと、前記マイクロプロセッサによるチェック
   後のデータをホスト・コンピュータ側より読み込むため
   システムバスのアドレス信号を制御するアドレス制御部
   とを備えたことを特徴とする高速データ伝送装置。