JPS6326554B2 - - Google Patents
Info
- Publication number
- JPS6326554B2 JPS6326554B2 JP54153618A JP15361879A JPS6326554B2 JP S6326554 B2 JPS6326554 B2 JP S6326554B2 JP 54153618 A JP54153618 A JP 54153618A JP 15361879 A JP15361879 A JP 15361879A JP S6326554 B2 JPS6326554 B2 JP S6326554B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- floating gate
- gate insulating
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデジタル量とアナログ量とを変換する
半導体集積回路に関する。
半導体集積回路に関する。
デジタル−アナログ（Ｄ／Ａ）変換又はＡ／Ｄ
変換には閾値電圧VTHの異なる複数種のトランジ
スタが用いられる。従来はこれに対し、ゲート酸
化膜厚を夫々変えたり、或いは夫々条件を変えて
チヤネルへイオン注入していた。従つてトランジ
スタの種類だけでの酸化若しくはエツチング工
程、或いはイオン注入工程を要し、このように多
くの工程を踏むことから所期特性に対するばらつ
きを生じ易かつた。
変換には閾値電圧VTHの異なる複数種のトランジ
スタが用いられる。従来はこれに対し、ゲート酸
化膜厚を夫々変えたり、或いは夫々条件を変えて
チヤネルへイオン注入していた。従つてトランジ
スタの種類だけでの酸化若しくはエツチング工
程、或いはイオン注入工程を要し、このように多
くの工程を踏むことから所期特性に対するばらつ
きを生じ易かつた。
本発明は上記事情に鑑みて為されたもので、従
来の欠点を除去し得る、新規な半導体集積回路を
提供するものである。
来の欠点を除去し得る、新規な半導体集積回路を
提供するものである。
即ち本発明は半導体表面に互いに離隔して形成
されたソース、ドレイン領域間上に第１のゲート
絶縁膜を介して形成された浮遊ゲートと、この浮
遊ゲート上に第２のゲート絶縁膜を介して形成さ
れた外部ゲートとを有するトランジスタを、前記
第１及び第２のゲート絶縁膜厚を一定にすると共
に、前記紛遊ゲートと半導体基体間の静電容量
（C1）に対する浮遊ゲートと外部ゲート間の静電
容量（C2）の比を夫々異ならしめるように複数
種設けることにより、デジタル量とアナログ量と
を変換するようにされてなる半導体集積回路を提
供するものである。
されたソース、ドレイン領域間上に第１のゲート
絶縁膜を介して形成された浮遊ゲートと、この浮
遊ゲート上に第２のゲート絶縁膜を介して形成さ
れた外部ゲートとを有するトランジスタを、前記
第１及び第２のゲート絶縁膜厚を一定にすると共
に、前記紛遊ゲートと半導体基体間の静電容量
（C1）に対する浮遊ゲートと外部ゲート間の静電
容量（C2）の比を夫々異ならしめるように複数
種設けることにより、デジタル量とアナログ量と
を変換するようにされてなる半導体集積回路を提
供するものである。
以下本発明の実施例を図面を用いて詳述する。
第１図は浮遊ゲートを有するトランジスタ、第
２図はこのトランジスタT1〜T3を用いたＤ／Ａ
変換半導体集積回路の等価回路図、第３図ａ〜ｃ
は夫々第２図のトランジスタT1〜T3の概略的な
平面図である。ここで１は半導体基板、２，３は
夫々ソース、ドレイン、４は浮遊ゲート（電荷は
注入されない）、５は外部ゲートである。また外
部ゲートに夫々電圧VG1〜VG3が印加されるトラ
ンジスタT1〜T3は外部ゲートの面積を除いて同
一サイズであり、夫々ソース接地、ドレインには
電圧VDが与えられている。
２図はこのトランジスタT1〜T3を用いたＤ／Ａ
変換半導体集積回路の等価回路図、第３図ａ〜ｃ
は夫々第２図のトランジスタT1〜T3の概略的な
平面図である。ここで１は半導体基板、２，３は
夫々ソース、ドレイン、４は浮遊ゲート（電荷は
注入されない）、５は外部ゲートである。また外
部ゲートに夫々電圧VG1〜VG3が印加されるトラ
ンジスタT1〜T3は外部ゲートの面積を除いて同
一サイズであり、夫々ソース接地、ドレインには
電圧VDが与えられている。
トランジスタT1〜T3の閾値VTHをVTH1〜VTH3と
し、３極管領域にゲート電圧、ドレイン電圧があ
るとすると、総ドレイン電流Ｉは Ｉ VD3 〓i=1 Cpxi（VGi−VTHi） VGiVTHi (1) である。Cpxはゲート絶縁膜容量を示し、 Cpx＝C1／１＋C1／C2 (2) の関係にある。一方外部ゲート電位VGと浮遊ゲ
ート電位VFの関係は VG＝（ｉ＋C1／C2）VF (3) 第１のゲート絶縁膜厚は一定なので浮遊ゲート
の閾値は夫々一定でVFTHとすると、外部ゲートか
ら観た閾値VTHは(3)式より VTH＝（Ｃ＋C1／C2）VFTH (4) となる。従つて(2)、(4)式を用いて(1)式を新ためれ
ば Ｉ∝VDCi3 〓i=1 （VG／１＋C1／C2i−VFTH） (5) 従つてC1／C2を変えたことにより閾値即ちド
レイン電流が変わり、第２図に示した回路でＤ／
Ａ変換が実現できる。
し、３極管領域にゲート電圧、ドレイン電圧があ
るとすると、総ドレイン電流Ｉは Ｉ VD3 〓i=1 Cpxi（VGi−VTHi） VGiVTHi (1) である。Cpxはゲート絶縁膜容量を示し、 Cpx＝C1／１＋C1／C2 (2) の関係にある。一方外部ゲート電位VGと浮遊ゲ
ート電位VFの関係は VG＝（ｉ＋C1／C2）VF (3) 第１のゲート絶縁膜厚は一定なので浮遊ゲート
の閾値は夫々一定でVFTHとすると、外部ゲートか
ら観た閾値VTHは(3)式より VTH＝（Ｃ＋C1／C2）VFTH (4) となる。従つて(2)、(4)式を用いて(1)式を新ためれ
ば Ｉ∝VDCi3 〓i=1 （VG／１＋C1／C2i−VFTH） (5) 従つてC1／C2を変えたことにより閾値即ちド
レイン電流が変わり、第２図に示した回路でＤ／
Ａ変換が実現できる。
即ち第４図はドレイン電流IDとC1／C2比との関
係を示したもので、T1〜T3におけるC1／C2比を
夫々5.66、４、１とするとIDは夫々１、２、４に
なるのでこの場合２進の入力VDiに対してリニア
な出力特性を得ることができる。即ち Ｉ∝（VD1＋２×VD2＋４×VD3） となり、例えばVD1〜VD3を“１”、“１”、“０”
（VD1は最小桁）とすれば総ドレイン電流Ｉは３
となりＤ／Ａ変換が達成される。
係を示したもので、T1〜T3におけるC1／C2比を
夫々5.66、４、１とするとIDは夫々１、２、４に
なるのでこの場合２進の入力VDiに対してリニア
な出力特性を得ることができる。即ち Ｉ∝（VD1＋２×VD2＋４×VD3） となり、例えばVD1〜VD3を“１”、“１”、“０”
（VD1は最小桁）とすれば総ドレイン電流Ｉは３
となりＤ／Ａ変換が達成される。
第５図はＡ／Ｄ変換の場合を示し、C1／C2比
を少しずつ変えてVTHを異ならせた前記トランジ
スタT1〜T3のセンス回路に接続される各ドレイ
ンに、抵抗を介して定電圧VDDを与えておき、或
るアナログ入力Vioが印加されたときドレイン電
圧VD＝〜0V即ちONするトランジスタの数をカ
ウントすることによりデジタル信号化することが
出来る。
を少しずつ変えてVTHを異ならせた前記トランジ
スタT1〜T3のセンス回路に接続される各ドレイ
ンに、抵抗を介して定電圧VDDを与えておき、或
るアナログ入力Vioが印加されたときドレイン電
圧VD＝〜0V即ちONするトランジスタの数をカ
ウントすることによりデジタル信号化することが
出来る。
このように本発明はC1／C2比を変えることに
より実現出来、従つて閾値の異なる各トランジス
タを単にパターンの大きさを変えるだけで良く、
最小の工程数で済み、酸化、エツチング或いはイ
オン注入等制御のむずかしい工程を繰り返す必要
がないので所期特性に対するばらつきがない構成
である。
より実現出来、従つて閾値の異なる各トランジス
タを単にパターンの大きさを変えるだけで良く、
最小の工程数で済み、酸化、エツチング或いはイ
オン注入等制御のむずかしい工程を繰り返す必要
がないので所期特性に対するばらつきがない構成
である。
またＤ／Ａ変換の時は各ソースはつなげて一体
形成Ａ／Ｄ変換の時はさらに各外部ゲートはつな
げて一体形成出来るのでパターン数少なく容易に
形成出来、また高集積化出来るものである。
形成Ａ／Ｄ変換の時はさらに各外部ゲートはつな
げて一体形成出来るのでパターン数少なく容易に
形成出来、また高集積化出来るものである。
第６図は先述した浮遊ゲートを有するトランジ
スタを製造する場合の工程断面図である。ここで
は単一のトランジスタについて述べる。
スタを製造する場合の工程断面図である。ここで
は単一のトランジスタについて述べる。
半導体基体例えば２Ω〜20Ω、ここでは５Ωの
ｐ型シリコン基板１０に選択的に厚い酸化膜１１
及びチヤンネルストツパ１２を形成し、素子分離
を行なう（第６図ａ）。
ｐ型シリコン基板１０に選択的に厚い酸化膜１１
及びチヤンネルストツパ１２を形成し、素子分離
を行なう（第６図ａ）。
次にゲート酸化を行なつて第１のゲート絶縁膜
即ち1000Åのゲート酸化膜１３を形成し、ここで
必要ならば各トランジスタに同一条件でイオン注
入をチヤンネルに対して行ない全体のVTHをコン
トロールしてもよい。そして多結晶シリコンを被
着し、導電性を与える不純物Ｎ型又はＰ型例えば
リン、或いはボロンを与えたのち所定形状にパタ
ーニングして浮遊ゲート１４を形成する（第６図
ｂ）。
即ち1000Åのゲート酸化膜１３を形成し、ここで
必要ならば各トランジスタに同一条件でイオン注
入をチヤンネルに対して行ない全体のVTHをコン
トロールしてもよい。そして多結晶シリコンを被
着し、導電性を与える不純物Ｎ型又はＰ型例えば
リン、或いはボロンを与えたのち所定形状にパタ
ーニングして浮遊ゲート１４を形成する（第６図
ｂ）。
その後浮遊ゲート１４を酸化して1000Å厚の第
２のゲート絶縁膜であるゲート酸化膜１５を形成
し、さらに外部ゲート１６（コントロールゲー
ト）多結晶シリコンを被着してパターニングして
形成する（第６図ｃ）。
２のゲート絶縁膜であるゲート酸化膜１５を形成
し、さらに外部ゲート１６（コントロールゲー
ト）多結晶シリコンを被着してパターニングして
形成する（第６図ｃ）。
次いでＮ型不純物例えばリンをイオン注入或い
は熱拡散により導入してソース１７、ドレイン１
８を形成すると共に外部ゲート１６にも導入して
これに導電性を与える（第６図ｄ）。
は熱拡散により導入してソース１７、ドレイン１
８を形成すると共に外部ゲート１６にも導入して
これに導電性を与える（第６図ｄ）。
尚、図示しないがこの後コンタクト孔を介して
ソース、ドレイン電極を取り出す。又、コントロ
ールゲートとしてAlのような金属膜或いはシリ
サイドを用いることも可能である。またSOS等に
も適用出来るのは勿論である。
ソース、ドレイン電極を取り出す。又、コントロ
ールゲートとしてAlのような金属膜或いはシリ
サイドを用いることも可能である。またSOS等に
も適用出来るのは勿論である。
第１図は浮遊ゲートを有するトランジスタを示
す断面図、第２図はＤ／Ａ変換の実施例を説明す
る回路図、第３図ａ〜ｃは第２図のトランジスタ
T1〜T3の平面図、第４図はC1／C2とドレイン電
流の関係を示す特性図、第５図はＡ／Ｄ変換の実
施例を説明する回路図、第６図ａ〜ｄは本実施例
で用いたトランジスタの製造工程を説明する断面
図である。 第６図に於いて、１０……シリコン基板、１３
……第１のゲート絶縁膜、１４……浮遊ゲート、
１５……第２のゲート絶縁膜、１６……外部ゲー
ト、１７……ソース、１８……ドレイン。
す断面図、第２図はＤ／Ａ変換の実施例を説明す
る回路図、第３図ａ〜ｃは第２図のトランジスタ
T1〜T3の平面図、第４図はC1／C2とドレイン電
流の関係を示す特性図、第５図はＡ／Ｄ変換の実
施例を説明する回路図、第６図ａ〜ｄは本実施例
で用いたトランジスタの製造工程を説明する断面
図である。 第６図に於いて、１０……シリコン基板、１３
……第１のゲート絶縁膜、１４……浮遊ゲート、
１５……第２のゲート絶縁膜、１６……外部ゲー
ト、１７……ソース、１８……ドレイン。
Claims (1)
- １ 半導体基体表面に互いに離隔して形成された
ソース、ドレイン領域間上に第１のゲート絶縁膜
を介して形成された浮遊ゲートと、この浮遊ゲー
ト上に第２のゲート絶縁膜を介して形成された外
部ゲートとを有するトランジスタを、前記第１及
び第２のゲート絶縁膜厚さを一定にすると共に、
前記浮遊ゲートと外部ゲート間の重畳面積比を
夫々異ならしめるように複数種設けることによ
り、デジタル量とアナログ量とを変換するように
されてなる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15361879A JPS5676559A (en) | 1979-11-29 | 1979-11-29 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15361879A JPS5676559A (en) | 1979-11-29 | 1979-11-29 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5676559A JPS5676559A (en) | 1981-06-24 |
| JPS6326554B2 true JPS6326554B2 (ja) | 1988-05-30 |
Family
ID=15566422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15361879A Granted JPS5676559A (en) | 1979-11-29 | 1979-11-29 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5676559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3046564U (ja) * | 1997-08-25 | 1998-03-10 | 秀男 松野 | 油のたれない油容器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556134Y2 (ja) * | 1971-12-14 | 1980-02-12 | ||
| JPS5012981A (ja) * | 1973-05-21 | 1975-02-10 |
-
1979
- 1979-11-29 JP JP15361879A patent/JPS5676559A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3046564U (ja) * | 1997-08-25 | 1998-03-10 | 秀男 松野 | 油のたれない油容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5676559A (en) | 1981-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177568A (en) | Tunnel injection semiconductor devices with schottky barriers | |
| US4692783A (en) | Gate array | |
| US4178605A (en) | Complementary MOS inverter structure | |
| US5998842A (en) | Semiconductor device with gate and control electrodes that provide independent control of drain current | |
| JP3470133B2 (ja) | 半導体装置の製造方法 | |
| US3463974A (en) | Mos transistor and method of manufacture | |
| US4336528A (en) | Semiconductor resistive network | |
| US4665423A (en) | MIS variable resistor | |
| US6218703B1 (en) | Semiconductor device with control electrodes formed from semiconductor material | |
| JPS6326554B2 (ja) | ||
| US4246044A (en) | Method for fabricating semi-conductor devices | |
| JPH06151738A (ja) | 半導体装置及びその製造方法 | |
| US4745453A (en) | Semiconductor device | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| JPH02220474A (ja) | 半導体装置 | |
| JPH0444273A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH0232791B2 (ja) | ||
| JPS5937858B2 (ja) | 半導体装置およびその製法 | |
| JPS6110992B2 (ja) | ||
| JP3265756B2 (ja) | 変換器 | |
| JPH02205072A (ja) | 半導体装置 | |
| JPH02161776A (ja) | 差動増幅回路 | |
| JPS6159544B2 (ja) | ||
| JPS61251063A (ja) | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 | |
| JPS6034821B2 (ja) | 半導体記憶装置 |