JPS6110992B2 - - Google Patents
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- JPS6110992B2 JPS6110992B2 JP52033158A JP3315877A JPS6110992B2 JP S6110992 B2 JPS6110992 B2 JP S6110992B2 JP 52033158 A JP52033158 A JP 52033158A JP 3315877 A JP3315877 A JP 3315877A JP S6110992 B2 JPS6110992 B2 JP S6110992B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- growth layer
- silicon
- threshold voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、MIS型半導体装置のしきい値制御法
に関する。
に関する。
MIS型電界効果トランジスタにより種々の論理
回路を構成する場合、そのしきい値電圧（Vth）
の制御を必要とすることがある。たとえば、相補
型MOS集積回路において、入力信号“１”と
“０”のしきい値電圧が電源電圧ＶDDの1/2に設定
するのが理想的であつて、このためにＰ―チヤン
ネルトランジスタとＮ―チヤンネルトランジスタ
のしきい値電圧Vthの絶対値を同じにするような
場合である。
回路を構成する場合、そのしきい値電圧（Vth）
の制御を必要とすることがある。たとえば、相補
型MOS集積回路において、入力信号“１”と
“０”のしきい値電圧が電源電圧ＶDDの1/2に設定
するのが理想的であつて、このためにＰ―チヤン
ネルトランジスタとＮ―チヤンネルトランジスタ
のしきい値電圧Vthの絶対値を同じにするような
場合である。
このようにMIS型電界効果トランジスタのしき
い値電圧を所望の値にするため、従来は所定のし
きい電圧となるような比抵抗を持つた基板材料を
選択したり、また同一基板の中でそれぞれの素子
のしきい値を変えたいときには各素子のチヤンネ
ル領域に別個に適当量の不純物をイオン注入法な
どを用いてドープしていた。
い値電圧を所望の値にするため、従来は所定のし
きい電圧となるような比抵抗を持つた基板材料を
選択したり、また同一基板の中でそれぞれの素子
のしきい値を変えたいときには各素子のチヤンネ
ル領域に別個に適当量の不純物をイオン注入法な
どを用いてドープしていた。
とくに後者の場合、不純物を注入する以外の素
子にマスクを覆せる必要があるため、製造工程が
はなはだ複雑になる。
子にマスクを覆せる必要があるため、製造工程が
はなはだ複雑になる。
本発明は、上述の如き従来の欠点を改善する新
規な発明であり、その目的は簡単にMIS型半導体
装置のしきい値電圧を制御できるような製法を提
供することにある。
規な発明であり、その目的は簡単にMIS型半導体
装置のしきい値電圧を制御できるような製法を提
供することにある。
その目的を達成せしめるため、本発明は絶縁物
基板上に成長させた半導体層にMIS型半導体装置
を形成する過程において、前記半導体層の厚さを
調節して該MIS型半導体装置のしきい値電圧を所
定の値に制御することを特徴とするもので、以下
さらに本発明について詳述する。
基板上に成長させた半導体層にMIS型半導体装置
を形成する過程において、前記半導体層の厚さを
調節して該MIS型半導体装置のしきい値電圧を所
定の値に制御することを特徴とするもので、以下
さらに本発明について詳述する。
サフアイアやスピネルの絶縁物基板上にエピタ
キシヤル成長させた薄いシリコン（Si）成長層
（以下SOS構造と略記する）にMIS型半導体装置
を形成する場合、MIS型半導体装置のしきい値電
圧Vthは、第１図に示すように、シリコン成長層
の厚さを減少させるにともなつて、しきい値電圧
Vthがエンハンスメント領域側へシフトする。な
お、第１図はシリコン（Si）成長層が不純物ノ
ン・ドープの場合のデータである。
キシヤル成長させた薄いシリコン（Si）成長層
（以下SOS構造と略記する）にMIS型半導体装置
を形成する場合、MIS型半導体装置のしきい値電
圧Vthは、第１図に示すように、シリコン成長層
の厚さを減少させるにともなつて、しきい値電圧
Vthがエンハンスメント領域側へシフトする。な
お、第１図はシリコン（Si）成長層が不純物ノ
ン・ドープの場合のデータである。
また、シリコン（Si）成長層に不純物をドーブ
すると、すなわちノン・ドープのシリコン（Si）
成長層に、たとえばボロン（Ｂ）のような３価の
不純物をドープすると、第１図においてＮ―チヤ
ンネルトランジスタの曲線ＡもＰ―チヤンネルト
ランジスタの曲線Ｂもともに｜qN／Cox｜だけ
しきい値電圧の正の方向に平行移動し、また燐
（Ｐ）のような５価の不純物をドープすると、逆
に負方向へ同じく｜qN／Cox｜だけ平行移動す
る。ここにｑは電子の電荷、Ｎはシリコン（Si）
成長層中への不純物のドース量、Coxはゲート酸
化膜の単位面積あたりの容量である。
すると、すなわちノン・ドープのシリコン（Si）
成長層に、たとえばボロン（Ｂ）のような３価の
不純物をドープすると、第１図においてＮ―チヤ
ンネルトランジスタの曲線ＡもＰ―チヤンネルト
ランジスタの曲線Ｂもともに｜qN／Cox｜だけ
しきい値電圧の正の方向に平行移動し、また燐
（Ｐ）のような５価の不純物をドープすると、逆
に負方向へ同じく｜qN／Cox｜だけ平行移動す
る。ここにｑは電子の電荷、Ｎはシリコン（Si）
成長層中への不純物のドース量、Coxはゲート酸
化膜の単位面積あたりの容量である。
本発明は上述の如き２つの現象を用いてMIS型
半導体装置のしきい値電圧を自由に制御するもの
である。
半導体装置のしきい値電圧を自由に制御するもの
である。
実施例 １
第２図はSOS構造に形成した相補型MOS半導
体装置の断面図である。図中１はサフアイア基板
２はソース領域、３はドレイン領域、４はノン，
ドープシリコン（Si）成長層、５はゲート酸化
膜、６はシリコンからなるゲート、７はドレイン
領域、８はソース領域、９はノン・ドープのシリ
コン（Si）成長層、１０はゲート酸化膜、１１は
ポリ（多結晶）シリコンからなるゲート、１２は
アルミニウム配線層、１３はPSGからなる絶縁物
層である。なお、左側のトランジスタがＮ―チヤ
ンネル素子、右側のトランジスタがＰ―チヤンネ
ル素子である。
体装置の断面図である。図中１はサフアイア基板
２はソース領域、３はドレイン領域、４はノン，
ドープシリコン（Si）成長層、５はゲート酸化
膜、６はシリコンからなるゲート、７はドレイン
領域、８はソース領域、９はノン・ドープのシリ
コン（Si）成長層、１０はゲート酸化膜、１１は
ポリ（多結晶）シリコンからなるゲート、１２は
アルミニウム配線層、１３はPSGからなる絶縁物
層である。なお、左側のトランジスタがＮ―チヤ
ンネル素子、右側のトランジスタがＰ―チヤンネ
ル素子である。
このような構造を有する相補型のMOS半導体
装置において、シリコン（Si）成長層４および９
の厚さを制御することによりこれらＮおよびＰ―
チヤンネル素子のしきい値電圧を所定の値にする
ことができる。一例として、ノン・ドープのシリ
コン（Si）成長層で、その厚さを0.2〔μｍ〕に
すると、Ｎ―チヤンネル素子のしきい値は３
〔Ｖ〕となり、Ｒ―チヤンネル素子のしきい値は
−２〔Ｖ〕となり、ともにエンハンスメント・モ
ードである。
装置において、シリコン（Si）成長層４および９
の厚さを制御することによりこれらＮおよびＰ―
チヤンネル素子のしきい値電圧を所定の値にする
ことができる。一例として、ノン・ドープのシリ
コン（Si）成長層で、その厚さを0.2〔μｍ〕に
すると、Ｎ―チヤンネル素子のしきい値は３
〔Ｖ〕となり、Ｒ―チヤンネル素子のしきい値は
−２〔Ｖ〕となり、ともにエンハンスメント・モ
ードである。
また、相補型のMOS半導体装置は、前述の如
くＮ―チヤンネル素子と、Ｐ―チヤンネル素子の
しきい値電圧の絶対値を揃えるようにして作られ
ることがしばしばある。それには、ウエハー全面
へのドーピング工程を１つ追加するだけでよい。
たとえば、シリコン（Si）成長層の膜厚の0.2
〔μｍ〕，ゲート酸化膜厚1000〔Å〕で、該成長層
中へ燐（Ｐ）を３×1011〔cm-2〕のドープだけイ
オン注入した場合には、Ｎ―チヤンネル素子とＰ
―チヤンネル素子のしきい値電圧はそれぞれ2.5
〔Ｖ〕，−2.5〔Ｖ〕となる。
くＮ―チヤンネル素子と、Ｐ―チヤンネル素子の
しきい値電圧の絶対値を揃えるようにして作られ
ることがしばしばある。それには、ウエハー全面
へのドーピング工程を１つ追加するだけでよい。
たとえば、シリコン（Si）成長層の膜厚の0.2
〔μｍ〕，ゲート酸化膜厚1000〔Å〕で、該成長層
中へ燐（Ｐ）を３×1011〔cm-2〕のドープだけイ
オン注入した場合には、Ｎ―チヤンネル素子とＰ
―チヤンネル素子のしきい値電圧はそれぞれ2.5
〔Ｖ〕，−2.5〔Ｖ〕となる。
このドーピング工程は、ウエハー全面へのドー
プなので、マスクは全く不要である。また、とく
にイオン注入法を用いることなく、他の方法によ
りドーピングを行なつてもよいことはもちろんで
あるし、さらにサフアイア基板上にシリコン
（Si）成長層を積層するときにあらかじめ所定量
不純物をドープしてもよい。
プなので、マスクは全く不要である。また、とく
にイオン注入法を用いることなく、他の方法によ
りドーピングを行なつてもよいことはもちろんで
あるし、さらにサフアイア基板上にシリコン
（Si）成長層を積層するときにあらかじめ所定量
不純物をドープしてもよい。
なお、場合によつては、しきい値電圧をさらに
低くしたいこともあるが、このようなときには、
ゲート酸化膜の厚さを薄くすればよく、一例とし
て、ゲート酸化膜厚500〔Å〕，ノン・ドープのシ
リコン（Si）成長層の厚さ0.5〔μｍ〕とする
と、Ｐ―チヤンネル素子、Ｎ―チヤンネル素子と
もにしきい値電圧の絶対値は0.6〔Ｖ〕となる。
低くしたいこともあるが、このようなときには、
ゲート酸化膜の厚さを薄くすればよく、一例とし
て、ゲート酸化膜厚500〔Å〕，ノン・ドープのシ
リコン（Si）成長層の厚さ0.5〔μｍ〕とする
と、Ｐ―チヤンネル素子、Ｎ―チヤンネル素子と
もにしきい値電圧の絶対値は0.6〔Ｖ〕となる。
実施例 ２
第１図からもあきらかなように、シリコン
（Si）成長層の厚さを薄くすると、MOS型半導体
素子のしきい値がエンハンスメント・モード側け
ずれていくので、ウエハーの中に設けた複数個の
MOS型半導体素子のうちのいくつかをそのしき
い値電圧をエンハンスメント・モード側へずらせ
る必要がある場合には、そのMOS型半導体素子
の部分だけ、シリコン（Si）成長層の厚さを薄く
することにより目的を達成することができる。そ
の実例としてたとえば、第３図に示す如く、
MOSトランジスタT3のゲートに入力信号Vinを加
えるような場合、Ｐ―チヤンネルMOSトランジ
スタT1とT2および抵抗Ｒで構成したMOSトラン
ジスタT3のゲート電極保護回路をあげることが
できる。
（Si）成長層の厚さを薄くすると、MOS型半導体
素子のしきい値がエンハンスメント・モード側け
ずれていくので、ウエハーの中に設けた複数個の
MOS型半導体素子のうちのいくつかをそのしき
い値電圧をエンハンスメント・モード側へずらせ
る必要がある場合には、そのMOS型半導体素子
の部分だけ、シリコン（Si）成長層の厚さを薄く
することにより目的を達成することができる。そ
の実例としてたとえば、第３図に示す如く、
MOSトランジスタT3のゲートに入力信号Vinを加
えるような場合、Ｐ―チヤンネルMOSトランジ
スタT1とT2および抵抗Ｒで構成したMOSトラン
ジスタT3のゲート電極保護回路をあげることが
できる。
この保護回路は、
Vin＞ＶDD＋｜Vthp｜……(1)
（ただしVthpはＰ―チヤンネルMOSトランジスタ
T1およびT2のしきい値電圧） のとき、Ｐ―チヤンネルMOSトランジスタT1が
導通状態となり、また、 Vin＜Ｖ−｜Vthp｜……(2) のときＰ―チヤンネルMOSトラジスタT2が導通
状態となつて、保護されるべきMOSトランジス
タT3のゲート電極に大きな電圧がかかるのを防
ぐようになつている。
T1およびT2のしきい値電圧） のとき、Ｐ―チヤンネルMOSトランジスタT1が
導通状態となり、また、 Vin＜Ｖ−｜Vthp｜……(2) のときＰ―チヤンネルMOSトラジスタT2が導通
状態となつて、保護されるべきMOSトランジス
タT3のゲート電極に大きな電圧がかかるのを防
ぐようになつている。
第３図に示す回路において、ＶDD＝５〔Ｖ〕，
Ｐ―チヤンネルMOSトランジスタT1とT2のしき
い値電圧Vthp＝−１〔Ｖ〕とすると、 Vin＜−１〔Ｖ〕…………(3) Vin＞６〔Ｖ〕……………(4) の電圧に対してはそれぞれＰ―チヤンネルMOS
トランジスタT1およびT2が導通状態になるわけ
である。
Ｐ―チヤンネルMOSトランジスタT1とT2のしき
い値電圧Vthp＝−１〔Ｖ〕とすると、 Vin＜−１〔Ｖ〕…………(3) Vin＞６〔Ｖ〕……………(4) の電圧に対してはそれぞれＰ―チヤンネルMOS
トランジスタT1およびT2が導通状態になるわけ
である。
一方、ゲート酸化膜厚を1000〔Å〕とすると、
ゲート酸化膜耐圧は、80〔Ｖ〕以上あるので、上
記のＰ―チヤンネルMOSトランジスタT1とT2が
導通状態になる条件は、十分すぎるものである。
そして、ゲート酸化膜がこわれない程度の入力電
圧ならば、入力信号VinはＰ―チヤンネルMOSト
ランジスタT1・T2が導通状態にならない方が早
く内部回路に伝わるので、これら２つのトランジ
スタのしきい値電圧はエンハンスメント・モード
側へMOSトランジスタT3のしきい値電圧よりも
すぐれていることが望ましい。この場合、MOS
トランジスタT3のシリコン（Si）成長層の厚さ
を0.6〔μｍ〕とし、Ｐ―チヤンネルMOSトラン
ジスタT1およびT2のシリコン（Si）成長層厚を
0.1〔μｍ〕とすると、MOSトランンジスタT3の
しきい値電圧は−１〔Ｖ〕となるのに対し（これ
はＰ―チヤンネルのとき−１〔Ｖ〕，Ｎ―チヤン
ネルのとき＋１〔Ｖ〕である）、Ｐ―チヤンネル
MOSトランジスタT1とT2のしきい値電圧は−４
〔Ｖ〕にできる。したがつて、Vin＞９〔Ｖ〕，
Vin＜−４〔Ｖ〕に入力電圧がなつたときのみＰ
―チヤンネルMOSトランジスタT1とT2はそれぞ
れ導通することになり、入力信号の伝達速度を向
上させることができる。
ゲート酸化膜耐圧は、80〔Ｖ〕以上あるので、上
記のＰ―チヤンネルMOSトランジスタT1とT2が
導通状態になる条件は、十分すぎるものである。
そして、ゲート酸化膜がこわれない程度の入力電
圧ならば、入力信号VinはＰ―チヤンネルMOSト
ランジスタT1・T2が導通状態にならない方が早
く内部回路に伝わるので、これら２つのトランジ
スタのしきい値電圧はエンハンスメント・モード
側へMOSトランジスタT3のしきい値電圧よりも
すぐれていることが望ましい。この場合、MOS
トランジスタT3のシリコン（Si）成長層の厚さ
を0.6〔μｍ〕とし、Ｐ―チヤンネルMOSトラン
ジスタT1およびT2のシリコン（Si）成長層厚を
0.1〔μｍ〕とすると、MOSトランンジスタT3の
しきい値電圧は−１〔Ｖ〕となるのに対し（これ
はＰ―チヤンネルのとき−１〔Ｖ〕，Ｎ―チヤン
ネルのとき＋１〔Ｖ〕である）、Ｐ―チヤンネル
MOSトランジスタT1とT2のしきい値電圧は−４
〔Ｖ〕にできる。したがつて、Vin＞９〔Ｖ〕，
Vin＜−４〔Ｖ〕に入力電圧がなつたときのみＰ
―チヤンネルMOSトランジスタT1とT2はそれぞ
れ導通することになり、入力信号の伝達速度を向
上させることができる。
実施例 ３
論理回路のスピード改善をはかるため、デプリ
ーシヨン型MOSトランジスタをインバータ回路
の負荷抵抗の代りに用いるいわゆるエンハンスメ
ント―デプリーシヨン構成（以下Ｅ／Ｄ型と略記
する）回路がしばしば用いられる。
ーシヨン型MOSトランジスタをインバータ回路
の負荷抵抗の代りに用いるいわゆるエンハンスメ
ント―デプリーシヨン構成（以下Ｅ／Ｄ型と略記
する）回路がしばしば用いられる。
このＥ／Ｄ型のインバータ回路をSOS構造で形
成する場合、従来はゲート下のシリコン（Si）成
長層の中へのイオン注入による不純物ドース量を
変えることによりエンハンスメント型MOSトラ
ンジスタとデプリーシヨン型トランジスタを作つ
て来たのが、この方法であると不純物のドース量
制御がかなり面倒であるが、本発明の実施例は、
以下説明するように、シリコン（Si）成長層の厚
さを違えるだけでＥ／Ｄ型のインバータ回路を形
成することができる。
成する場合、従来はゲート下のシリコン（Si）成
長層の中へのイオン注入による不純物ドース量を
変えることによりエンハンスメント型MOSトラ
ンジスタとデプリーシヨン型トランジスタを作つ
て来たのが、この方法であると不純物のドース量
制御がかなり面倒であるが、本発明の実施例は、
以下説明するように、シリコン（Si）成長層の厚
さを違えるだけでＥ／Ｄ型のインバータ回路を形
成することができる。
第４図はインバータ回路図で、T11は負荷トラ
ンジスタでデプリーシヨン型MOSトランジスタ
からなる。T12はドライバトランジスタで、エン
ハンスメント型MOSトランジスタからなる。そ
して両トランジスタともＮ―チヤンネル型の
MOSトランジスタからなる。
ンジスタでデプリーシヨン型MOSトランジスタ
からなる。T12はドライバトランジスタで、エン
ハンスメント型MOSトランジスタからなる。そ
して両トランジスタともＮ―チヤンネル型の
MOSトランジスタからなる。
第５図は第４図示の回路のSOS構造で形成した
場合の断面図である。図中、２１はサフアイア基
板、２２はソース領域、２３はドレイン領域、２
４はノン・ドープのシリコン（Si）成長層、２５
はゲート酸化膜、２６はポリシリコンからなるゲ
ートであり、ソース領域２２〜ゲート２６でドラ
イバトランジスタT12を構成する。２７はソース
領域、２８はドレイン領域、２９はノン・ドープ
のシリコン（Si）成長層、３０はゲート酸化膜、
３１はポリシリコンからなるゲートであり、ソー
ス領域２７〜ゲート３１で負荷、トランジスタ
T11を構成する。なお、３２はアルミニウム配線
層、３３はPSGからなる絶縁膜である。
場合の断面図である。図中、２１はサフアイア基
板、２２はソース領域、２３はドレイン領域、２
４はノン・ドープのシリコン（Si）成長層、２５
はゲート酸化膜、２６はポリシリコンからなるゲ
ートであり、ソース領域２２〜ゲート２６でドラ
イバトランジスタT12を構成する。２７はソース
領域、２８はドレイン領域、２９はノン・ドープ
のシリコン（Si）成長層、３０はゲート酸化膜、
３１はポリシリコンからなるゲートであり、ソー
ス領域２７〜ゲート３１で負荷、トランジスタ
T11を構成する。なお、３２はアルミニウム配線
層、３３はPSGからなる絶縁膜である。
このような構成において、デプリーシヨン型
MOSトランジスタである負荷トランジスタのシ
リコン（Si）成長層２９の厚さは0.2〔μｍ〕で
あり、エンハンスメント型MOSトランジスタで
ある。ドライバトランジスタのシリコン（Si）成
長層２４の厚さは0.1〔μｍ〕である。そしてウ
エハー全面に燐（Ｐ）を3.6×1012cm-2のドース量
注入すると、負荷トランジスタT11のしきい値電
圧は−３〔Ｖ〕，ドライバトランジスタT12のし
きい値電圧は３〔Ｖ〕となる。
MOSトランジスタである負荷トランジスタのシ
リコン（Si）成長層２９の厚さは0.2〔μｍ〕で
あり、エンハンスメント型MOSトランジスタで
ある。ドライバトランジスタのシリコン（Si）成
長層２４の厚さは0.1〔μｍ〕である。そしてウ
エハー全面に燐（Ｐ）を3.6×1012cm-2のドース量
注入すると、負荷トランジスタT11のしきい値電
圧は−３〔Ｖ〕，ドライバトランジスタT12のし
きい値電圧は３〔Ｖ〕となる。
以上詳細に説明したように、本発明は絶縁基板
上に成長させたシリコン成長層の厚みおよび（ま
たは）この成長層への不純物のドース量を調節す
るという簡単な手段を用いるのみで、SOS構造上
に形成したMIS型半導体装置のしきい値電圧を自
由に設計できるので、実用上の効果はきわめて大
きい。
上に成長させたシリコン成長層の厚みおよび（ま
たは）この成長層への不純物のドース量を調節す
るという簡単な手段を用いるのみで、SOS構造上
に形成したMIS型半導体装置のしきい値電圧を自
由に設計できるので、実用上の効果はきわめて大
きい。
第１図はSOS構造上に形成したMIS型トランジ
スタのシリコン成長層の厚さとしきい値電圧の関
係を示す特性曲線図、第２図はSOS構造上に形成
した相補型MOS半導体装置の断面図、第３図は
MOS型トランジスタにより構成した保護回路
図、第４図はインバータの回路図、第５図はSOS
構造上に形成したインバータ回路の断面図であ
る。 図中１および２１はサフアイア基板、２，８，
２２および２７はソース領域、３，７，２３およ
び２８はドレイン領域、４，９，２４および２９
はノン・ドープのシリコン成長層、５，１０，２
５および３０はゲート酸化膜、６，１１，２６お
よび３１はゲートである。
スタのシリコン成長層の厚さとしきい値電圧の関
係を示す特性曲線図、第２図はSOS構造上に形成
した相補型MOS半導体装置の断面図、第３図は
MOS型トランジスタにより構成した保護回路
図、第４図はインバータの回路図、第５図はSOS
構造上に形成したインバータ回路の断面図であ
る。 図中１および２１はサフアイア基板、２，８，
２２および２７はソース領域、３，７，２３およ
び２８はドレイン領域、４，９，２４および２９
はノン・ドープのシリコン成長層、５，１０，２
５および３０はゲート酸化膜、６，１１，２６お
よび３１はゲートである。
Claims (1)
- １ サフアイヤやスピネルの単結晶絶縁物基板上
に成長させたSi単結晶層にMIS型半導体集積回路
を形成する過程において、複数のSi単結晶島状領
域の層厚を互いに異ならせて、当該島状領域にお
けるMISFETのしきい値電圧（Vth）を層厚によ
り制御することを特徴とする半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315877A JPS53118375A (en) | 1977-03-25 | 1977-03-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315877A JPS53118375A (en) | 1977-03-25 | 1977-03-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53118375A JPS53118375A (en) | 1978-10-16 |
| JPS6110992B2 true JPS6110992B2 (ja) | 1986-04-01 |
Family
ID=12378753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315877A Granted JPS53118375A (en) | 1977-03-25 | 1977-03-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53118375A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| JP2802618B2 (ja) * | 1987-03-26 | 1998-09-24 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JP2739149B2 (ja) * | 1991-02-04 | 1998-04-08 | 株式会社 半導体エネルギー研究所 | 液晶表示装置 |
| JP2899959B2 (ja) * | 1996-12-09 | 1999-06-02 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JP5294651B2 (ja) * | 2007-05-18 | 2013-09-18 | キヤノン株式会社 | インバータの作製方法及びインバータ |
-
1977
- 1977-03-25 JP JP3315877A patent/JPS53118375A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53118375A (en) | 1978-10-16 |
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