JPS63266535A - マイクロプログラム制御型プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラム制御型プロセッサに関す
る。

コンピュータの大型化および複雑化に伴い、中央処理装
置のシーケンス制御機能をマイクロプログラムにより実
現するものが多く用いられている。

マイクロプログラムによるシーケンス制御方式は、布線
論理によるものに比較して処理の高速化という点では有
利とは言えないので、従来より、フィクロプログラム制
御型のプロセッサにおいて、処理時間を短縮できるもの
が要望されていた。

〔従来の技術〕

第８図は従来のマイクロプログラム制御によるプロセッ
サの主要な構成を示すものである０本図において１はデ
ータ操作部であって、与えられたデータに対して指定さ
れた演算を行う部分であり、２はマイクロプログラム制
御部であって、与えられた命令を一連の基本動作に対応
するマイクロ命令に分解して実行するためのマイクロプ
ログラムを保持し、該マイクロプログラムに従って前記
データ操作部ｌを制御する部分である。第８図に示され
ているように、データ操作部１は内部の状態を示すステ
ータス信号をマイクロプログラム制御部２に対して出力
する。マイクロプログラム制御部２は、データ操作部１
の内部の状態を示すステータス信号を受けると、このス
テータス信号の内容を判断して該内容に応じて、該マイ
クロプログラム制御部２内に保持する、実行すべきマイ
クロ命令を読出し、該マイクロ命令が定める制御信号を
データ操作部１に対して出力することにより、該データ
操作部１を制御していた。

〔発明が解決しようとする問題点〕

前述の、従来のマイクロプログラム制御型プロセッサに
おいては、マイクロプログラム制御部２は、データ操作
部１の状態を示すステータス信号を受けると、該ステー
タス信号の内容に応じて該マイクロプログラム制御部２
内に保持するマイクロ命令を読出して該マイクロ命令が
定める制御信号を送出することによりデータ操作部１の
制御を行なっていた。このため、該データ操作部ｌの状
態がステータス信号として出力されて後、マイクロプロ
グラム制御部１から該ステータス信号の内容に応じた制
御信号が出力されるまでの間に、該マイクロプログラム
制御部２内においては、条件付ジャンプ命令を実行して
ステータス信号の内容を判断し、その内容によって、該
マイクロプログラム制御部２内に保持している、実行す
べきマイクロ命令のアドレスを指定して、目的のマイク
ロ命令を読出す、というように数ステップ分の実行時間
を必要とする。この間データ操作部ｌの側は次の演算処
理の実行ステップへ進むことができないという問題があ
った。

このように従来のマイクロプログラム形プロセッサにお
いては、データ操作部１において該データ操作部１の状
態を示すステータス信号を出力した後、該状態に応じた
制御を受けるまでに数ステップ分の時間待たなければな
らないという問題があった。

また、マイクロプログラム制御部２側にとっても、デー
タ操作部１からのステータス信号を確認するためにステ
ータス信号を受ける毎に条件付ジャンプ命令を実行しな
ければならず、マイクロプログラムのワード数も多くな
るという問題があった。

本発明は、上記の問題に鑑み、なされたもので、マイク
ロプログラム制御型プロセッサのデータ操作部の内部の
状態がステータス信号として出力されると直ちにマイク
ロプログラム制御部２からの制御信号が該データ操作部
１に入力され、また、このとき、該マイクロプログラム
制御部２においてステータス信号の内容を判断する条件
付ジャンプ命令実行のステップを行なう必要をなくして
、データ操作部における演算処理実′行時間、および、
マイクロプログラムのワード数を短縮することができる
マイクロプログラム制御型プロセッサを提供することを
目的としている。

〔問題点を解決するための手段〕

第１図は本発明の基本的構成図である。本図において、
１はデータ操作部、２はマイクロプログラム制御部、３
はステータスゲートである。

データ操作部１およびマイクロプログラム制御部２は、
以下に述べる点を除いては前述の第２図のものと基本的
に同じである。

本発明においては、マイクロプログラム制御部２は、前
記データ操作部１からステータス信号が出力されるタイ
ミングでゲート信号を出力する。

また、第１図に示されるように、該ゲート信号とステー
タス信号とを入力して該データ操作部１へ該ステータス
信号の内容に応じた制御信号を送出するステータスゲー
ト３を設けている。

〔作　用〕

本発明によれば、データ操作部１がステータス信号を出
力するタイミングに合わせて、マイクロプログラム制御
部２はゲート信号を出力する。ステータスゲート３は、
上記の２つの信号を入力すると、該データ操作部１に対
して、該ステータス信号の内容に応じた制御信号を出力
する。

このように、本発明によれば、データ操作部１がステー
タス信号を出力すると、直ちにステータスゲート３から
制御信号が出力され、データ操作部１を制御するので、
マイクロプログラム制御部１においてステータス信号の
内容を条件付ジャンプ命令によって判断してマイクロ命
令を読出すというステップは不要となり、マイクロプロ
グラムのステップ数が短縮され、データ操作部１におけ
る演算処理時間も短縮される。

〔実施例〕

第９図は、本発明を適用すべき対象として、従来の高速
浮動小数点演算器の構成の１例を示す図である０本図に
おいて一点鎖線１内が第２図のデータ操作部１に、一点
鎖線２内が第２図のマイクロプログラム制御部２に対応
する。

データ操作部１は算術論理演算部（以下ではＡＬＵと略
す）１０、レジスタ・ファイル１１、書込みレジスタ１
２、読出しアドレスレジスタ１４゜１５、読出しデータ
レジスタ１６　、１７、デコーダ５、およびセレクタ６
からなる。

ＡＬＵ　１０は、パイプライン処理を行なうために実行
すべき演算を３つのステージに分けて行うものであり、
各ステージの間にパイプラインレジスタＰ１およびＰ２
が設けられている。ＸおよびＹで示されるレジスタは２
つの演算用データを入力し、保持するためのレジスタで
あり、Ｓで示されるのはＡＬＵ　１０のステータスを示
すデータを保持するステータスレジスタであって、例え
ば、比較演算や論理演算の結果、あるいは演算時におい
て発生したエラーの種類等を示すデータが保持される。

また、Ｒで示されるのは、算術演算の結果を保持するレ
ジスタである。Ｆで示されるのは、どのような算術論理
演算を行うかを設定するコードを保持するレジスタであ
って、後述するマイクロプログラム制御部２のマイクロ
コードレジスタ２３のうちの数ビット（第９図において
ＦＵＮＣで示される部分）が、このレジスタＦに転送さ
れて来る。第９図のＡＬＵ　１０はＩＣとして市販され
ており、例えばＷＥＩＴＥＣ！１ＷＴＬ２２６５である
。

レジスタ・ファイル１１は、ＡＬＵ　１０における演算
に用いられるデータおよび演算結果を保持するレジスタ
群からなるものであって、１つの書込みのポート、およ
び、２つの読出しポートを有している。これらの書込み
ポートおよび読出しポートにはそれぞれパイプライン処
理のためのレジスタが接続されており、第９図において
符号１２で示される書込みレジスタは、書込みアドレス
を一旦保持する２段のレジスタＷＡＩおよびＷＡ２、書
込みイネーブル信号を一旦保持する２段のレジスタＷＥ
ＩおよびＷＢ２、そして、書込みデータを一旦保持する
１段のレジスタＷＤが設けられている。データを読出す
ための読出しアドレスは、それぞれ、後述するマイクロ
プログラム制御部２０マイクロコードレジスタ２３のう
ちの数ビット（第９図において５ＥＬＸおよび５ＥＬＹ
で示される部分）より転送され、一旦それぞれレジスタ
ＲＡＸ　１４およびレジスタＲＡＹ　１５に保持される
。これらのアドレス指定によって該レジスタ・ファイル
１１の２つのデータ読出しポートより出力されたデータ
は、それぞれレジスタＲＤＸ　１６およびレジスタＲＤ
Ｙ　１７に一旦保持される。以上のレジスタ・ファイル
１１および周辺のレジスタ１２　、１３　、１４　、１
５　、１６からなる構成もまたＩＣとして市販されてお
り、例えば、ＷＥＩＴＥＣ！！！賀ＴＬＬ０６６である
。

ＡＬＵ　１０のステータスレジスタＳの出力端はデコー
ダ５に接続され、デコーダ５の各出力は、セレクタ６に
人力されている。デコーダ５の各出力は、それぞれ、比
較演算結果、論理演算結果、あるいは、オーバフロー、
データが正規化されていない等の各種のエラーの状態を
示す、複数のステータス信号の１つである。セレクタ６
の制御入力端には、後述するマイクロプログラム制御部
２のマイクロコードレジスタ２３のうちのＣ５ＥＬで示
される部分から選択信号が入力される。セレクタ６の出
力は、後述するマイクロコードレジスタ２３のＣＣＬＥ
のビットからの、後述する条件コード・ラッチ・イネー
ブル信号によって設定可能となる条件レジスタ７に入力
される。条件レジスタ７の出力は、後述するマイクロシ
ーケンサ２１に、条件付ジャンプ命令のジャンプ条件を
与えるものとして入力される。

マイクロプログラム制御部２は、マイクロシーケンサ２
Ｌマイクロコード記憶部２２、マイクロコードレジスタ
２３、条件レジスタ７、そして、ナンド回路８からなる
。

マイクロコード記憶部２２は、いわゆるＷｒｉｔａ−ｂ
ｌｅ　Ｃｏｎｔｒｏｌ　Ｓｔｒａｇｅ　（ＷＣ３）であ
り、演算を実行させるためのマイクロ命令（以下ではマ
イクロコードともいう）を記憶する部分であって、ＲＡ
Ｍからなり、演算の開始前にホストプロセッサより、そ
の内容が書込まれる。マイクロシーケンサ２１は、マイ
クロコード記憶部２２のアドレスを指定する部分であっ
て、通常は１クロツクサイクル毎にアドレスをインクリ
メントするが、第９図にＩ　ＮＳＴで示される端子より
ジャンプ命令のコードが入力されると、同じく入力され
たジャンプアドレスが示すナトレスを指定する。またＴ
　ＮＳＴ端子より条件付ジャンプ命令のコードが入力さ
れると、後述するように前記のデータ操作部１のステー
タスを示すステータス信号（ジャンプ条件）の内容によ
って、ジャンプアドレスヘジャンプするか、または、通
常通り、アドレスをインクリメント】る。

マイクロシーケンサ２１もまたＩＣとして市販されてお
り、例えば八ｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃ
ｅ製の４Ｍ２９１０である。マイクロコードレジスタ２
３には、上記のように、マイクロコード記憶部２２に記
憶されたマイクロ命令のうち、マイクロシーケンサ２１
によってアドレス指定されたものが読出される。このマ
イクロ命令は、それぞれ、数ビットずつからなる、ｌＮ
５Ｔ　、　５ＥＬＸ　、　５ＥＬＹ　、　５ＥＬＷ　、
　ＦＵＮＣ。

Ｃ５Ｆ、Ｌ　、　ＣＣＬＥ、　ＷＥＮＢ、そしてジャン
プアドレスの各部分から構成されている。ｌＮ５Ｔは、
前述のように、マイクロシーケンサ２１に対してジャン
プ命令であるのか、条件ジャンプ命令であるのか、ある
いはコンティニュー（ｃｏｎｔｉｎｕｅ）であるのかを
示すものである。５ＥＬＸおよび５ＥＬＹは、それぞれ
、前述のように、レジスタ・ファイル１１からデータを
読出す際に該レジスタ・ファイル１１のアドレスを指定
するものである。ＳＥＬ料よ、レジスタ・ファイル１１
ヘデータを書込む際に、該レジスタ・ファイル１１のア
ドレスを指定する。ＦＵＮＣは、前述のように、ＡＬＵ
　１０においてどのような算術論理演算を行なうかを定
めるものである。Ｃ５ＥＬは、前述のように、ＡＬＵ　
１０からのステータス信号のうち、目的のものを選択す
るための選択信号である。ＣＣＬＥは、後述するように
、上記の条件選択信号によって選択されたステータス信
号ＳＴをマイクロシーケンサ２１に入力する前段におい
て設けられている条件レジスタ７を設定可能とするため
の条件コード・ラッチ・イネーブル信号を出力するビッ
トである。ＷＥＮＢは、レジスタ・ファイル１１の書込
みボートに接続された２段の書込みレジスタ１２のうち
のレジスタＷＥＩに書込みイネーブル信号を入力するも
のである。ジャンプアドレスは、前述のように、マイク
ロシーケンサ２１においてジャンプ命令あるいは条件付
ジャンプ命令を受けたときに、マイクロコード記憶部２
２においてジャンプする先のアドレスを示すものである
。

条件レジスタ７は前述のセレクタ６の出力、すなわち選
択されたスタータス信号ＳＴを一旦保持する部分である
。このレジスタ７もパイプライン処理のために設けられ
たものである。ＡＬＵ　１０のステークスレジスタＳと
マイクロコードレジスタ２３との間には、デコーダ５、
セレクタ６、マイクロシーケンサ２１およびマイクロコ
ード記憶部２２が存在し、この間の遅延時間は非常に長
くなり、これらを１クロツクサイクルの間に収めるため
の条件は厳しいものとなる。また、一般に条件付ジャン
プ命令が実行される論理回路においては厳しいタイミン
グ条件が要求される。そのため、ジャンプ条件（ステー
タス信号）がマイクロシーケンサ２１に入力される前段
に条件レジスタ７が設けられているのである。

ナンド回路８は条件レジスタ７へのデータ設定のタイミ
ングを設定するためのものであり、クロックパルスを反
転したものと、マイクロコードレジスタ２３のＣＣＬＥ
のビットからの条件コード・ラッチ・イネーブル信号と
を入力している。

第９図の高速浮動小数点の動作について、第４図に示す
ような演算を実行する具体例により説明する。第４図に
示す演算は第３図に示すｆ　　（ｘ）＝ｓｉｎ　ｘの演
算において用いられる。ｓｉｎ　ｘは周期関数であって
、例えば０くｘくπにおいてはＸ＝−に関して対称であ
る。すなわち５ｉｎｘ＝５ｉｎ（π−Ｘ）である。した
がって−〈Ｘ≦πの範囲ではｆ（ｘ）＝ｓｉｎ（π−Ｘ
）の値を求めればよい。

Ｘ−π−Ｘとしてｓｉｎ　ｘＯ値を求めようとする手順
が第４図に示されている。

第１０図は第９図の構成によって第４図の演算を実行す
るマイクロコードを示す図である。

まず、第１のマイクロサイクルにおいてはマイクロプロ
グラムアドレス（以下アドレスという）ｌの内容が実行
される。マイクロコードレジスタ２３の５ＥＬＸおよび
５ＥＬＹに、それぞれＸの値およびπ −が保持されているレジスタ・ファイル１１のアれらの
アドレスは第２のクロックサイクルにおいてレジスタ・
ファイル１１の読出しアドレスレジスタＲＡＸ　１３お
よびＲＡＹ　１４に設定され、レジスタ・ファイル１１
の２つの読出しポートから、それぞれＸの値および−が
現われる。アドレス１におけるｌＮ５ＴがＣ０ＮＴ　（
Ｃｏｎｔｉｎｕｅ命令）であることがら、マイクロシー
ケンサ２１はマイクロコード記憶部２２においてアドレ
ス２を指定する。こうして、第２のクロックサイクルに
おいてはマイクロコードレジスタ２３にアドレス２のコ
ードが設定される。このとき５ＥＬＸ　、　５ＥＬＹに
は、πおよびＸの値が保持されているレジスタ・ファイ
ル１１のアドレスＡ（π）およびＡ　（ｘ）が設定され
、これらのアドレスは次の第３のクロックサイクルにお
いて前記アドレスレジスタＲＡＸ　１３およびＲＡＹ　
１４ニ設定され、レジスタ・ファイル１１の２つの読出
しポートからπおよびＸの値が現われる。このとき、先
にレジスタ・ファイル１１の２つの読出しポートに現わ
れていたＸおよび二の値は、それぞれ読出しデータレジ
スタＲＤＸ　１５およびＲＤＹ　１６に設定される。第
３のクロックサイクルにおいて実行されるアドレス３の
マイクロコードにはＦＵＮＣの部分にコードＧＯＭＰが
設定されている。このコードＧＯＭＰは次の第４のクロ
ックサイクルにおいてＡＬＵ　１０のレジスタＦに設定
され、このときＡＬＵ　１０のレジスタＸおよびＹにそ
れぞれ設定されている値Ｘおよび−に対して比較演算が
行われる。ＡＬＵ　１０は３つのステージを有している
ので、この演算結果は第７のクロックサイクルにおいて
ステータスレジスタＳに設定される。マイクロコード４
においてはＦＵＮＣの部分にはコードＸ−Ｙが設定され
ている。

コノコードＸ−Ｙは第５のクロックサイクルにおいてＡ
ＬＵ　１０のレジスタＦに設定されるが、このとき、先
にレジスタ・ファイル１１がら続出されたπおよびＸの
値がＡＬＵ　１０のレジスタＸおよびＹに設定されてお
り、π−Ｘが演算される。この演算結果は第８のクロッ
クサイクルにおいてＡＬＵ　１０のレジスタＲに設定さ
れる。

マイクロコードのアドレス７においてはＣ５ＥＬの部分
にコードＳＥＬが設定されている。このコードにより、
以下に述べるセレクタ６において種々のステータス信号
入力のうち比較演算結果に対応するものが選択される。

前述の第７のクロックサイクルにおいては、ＡＬＵ　１
０のステータスレジスタＳから出力されるＸと−との比
較演算の結果を示すコードがデコーダ５に入力され、デ
コーダ５の種々のステータス信号のための出力端のうち
比較演算結果に対する端子より比較演算結果が出力され
る。セレクタ６においては、該比較演算結果を選択する
上記のコードＳＥＬが制御信号として入力され、セレク
タ６より比較演算結果が出力され、条件レジスタ７に印
加される。マイクロコードのアドレス７にはＣＣＬＥの
ビットに“１″が設定されており、このビットからの出
力は、条件コード・ランチ・イネーブル信号として第７
のクロックサイクルにおいて、ナンド回路８の一方の入
力端に印加される。ＣＣＬＥのビット“工”はマイクロ
コードレジスタ２３において第７のクロックサイクルの
クロックに同期して立上り、ナンド回路８に伝えられた
ものであるのでナンド回路８０入力端においては、他方
の入力端に印加される第７のクロックサイクルのクロッ
クパルスを反転したものの立下りよりやや遅れる。この
ため条件レジスタ７を設定可能とするパルスの立上りが
ナンド回路８より出力されるのは、第８のクロックサイ
クルのクロックパルスを反転したものの立下りのタイミ
ングにおいてである。こうして、第８のクロックサイク
ルにおいて前記比較演算結果のステータス信号ＳＴが条
件レジスタ７に設定される。ところで、マイクロコード
のアドレス７にはｌＮ５Ｔの部分にＪＣＣ（条件付ジャ
ンプ命令）が設定されているが、これは第８のクロック
サイクルにおいてマイクロシーケンサ２１のｌＮ５Ｔ入
力端より入力される。第８のクロックサイクルにおいて
は、マイクロシーケンサ２１にてｌＮ５Ｔ端子がら入力
されたＪＣＣコード（条件付ジャンプ命令）が実行され
、前記の比較演算結果によって、これがＸ〉−を示すも
のであれば次に指定するマイクロコード記憶部２２のア
ドレスを、アドレス９とし、あるいは、Ｘ≦−であれば
、アドレス８のマイクロコードのジャンプアドレスの部
分に設定され、マイクロシーケンサ２１に印加されてい
るアドレス１０を次に指定する。マイクロコードのアド
レス９には５ＥＬ−の部分にレジスタ・ファイル１１に
おいてＸの値を保持するレジスタのアドレスＡ　（ｘ）
が設定されており、また、レジスタ・ファイル１１の書
込みレジスター２のレジスタＷＥ１に書込みイネーブル
信号を印加するピッ）　ＷＥＮＢが１″となっている。

書込みイネーブル信号は第１０のクロックサイクルにお
いてレジスタＷＥ１に設定され、第１１のクロックサイ
クルにおいてレジスタＷＥ２に設定される。レジスタ・
ファイル１１の書込みレジスター２のレジスタＷＤには
、第８のクロックサイクルにおいてＡＬＵ　１０のレジ
スタＲの出力、つまりπ−Ｘの値が印加されており、第
９のクロックサイクルにおいて設定されているので第１
１のクロックサイクルにおいて、π−Ｘの値がレジスタ
・ファイル１１のＸの値を保持するレジスタに書込まれ
る。

このように第９図の構成によれば、データ操作部１　（
セレクタ６）からは第７のクロックサイクルにおいてス
テータス信号ＳＴが出力されて後、このステータス信号
の内容に応じた制御信号（書込みイネーブル信号ＷＮＢ
）がデータ操作部１に印加されるのは第９のクロックサ
イクルにおいてであり、この間２クロックサイクルが費
されている。

第２図は本発明の実施例としての高速浮動小数点演算器
の構成を示す図である。本図においては、前述の第９図
の構成に加えて、マイクロコードレジスタ２３に条件付
書込みイネーブル信号（第１図のゲート信号に相当する
）を出力する新たな１ビツトＣＷＥＮＢを設け、またセ
レクタ６の出力を分岐して取出し、該セレクタ６の出力
、つまり、ステータス信号と、前記マイクロコードレジ
スタ、２３のビットＣＷＥＮＢからの条件付書込みイネ
ーブル信号とを入力するアンド回路３（第１図のステー
タスゲート３に対応する）を設けた。該アンド回路３の
出力は、前述のマイクロコードレジスタ２３のビット−
〇ＮＢから出力される書込みイネーブル信号と共にオア
回路４に入力され、さらに、該オア回路４の出力がレジ
スタ・ファイル１１の書込みイネーブル信号を保持する
レジ、スタＷＥＩに入力されている。

第２図の構成の高浮動小数点演算器の動作について、第
４図の演算を実行する具体例により説明する。第５図は
第２図の構成により第４図の演算を実行するマイクロコ
ードを示す図である。第５図のマイクロコードのアドレ
ス１〜６は、前述の第１０図のものと同じであり、第１
〜６のクロックサイクルにおける第２図の構成の動作は
第９図における動作と同じである。

第７のクロックサイクルにおいて、第９図におけると同
様にＡＬＵ　１０のステータスレジスタＳに設定されデ
コーダ５を経てセレクタ６から出力されたステータス信
号ＳＴは２方に分岐され、一方は前述の第９図の構成に
おけると同様に条件レジスタ７に入力されるが、他方は
条件レジスタ７に入力される前に新たに設けられたアン
ド回路３の一方の入力端に印加される。第７のクロック
サイクルにおいてはマイクロコードのＣＷＥＮＢのビッ
トは“１″となっており、このビットからアンド回路３
の他方の入力端に対し、条件書込イネーブル信号が印加
されている。したがってアンド回路３からはステータス
信号ＳＴが“０”か“１”かに応じて“０”または“１
″となる信号が出力されオア回路４を介してデータ操作
部１のレジスタＷＥ１に設定される。以下のレジスタ・
ファイル１１への書込み手順は前述の第９図の構成にお
ける手順と同様である。

こうして、第２図の構成によれば、データ操作部１から
第７のクロックサイクルにおいて出力されたステータス
信号ＳＴの内容に応じてデータ制一部１を制御する信号
は、直ちに、第７クロツクサイクルのうちにデータ制御
部１に印加される。

こうして、前述の第９図の構成による場合より２クロッ
クサイクル実行時間が短くなる。

このように、第２図の構成を用いることにより、マイク
ロプログラム制御部２においてステータス信号の内容を
判断して次のマイクロコードのアドレスを決定する条件
付ジャンプ命令が不要となる。

そして、データ操作部１における演算実行時間は、第６
図の演算の例ではＸ〉−の場合には９クロックサイクル
から７クロツクサイクルへと短縮され、π Ｘ≦−の場合にも８クロツクサイクルから７クロツタサ
イクルへと短縮される。

また、第７図と第８図との比較から明らかなようにマイ
クロプログラムは２ワード短くなっている。

さらに、マイクロコードレジスタ２３のジャンプアドレ
スが不要になったので、この部分は他の目的にも使用す
ることができるようになる。

以上の実施例においては、本発明をただ１つのステータ
ス信号についてのみ適用したものを示したが、第６図に
示す構成では、データ操作部１において、該データ操作
部工のステータスの内容によってマイクロプログラム制
御部２から行なう制御が異る可能性のある制御信号入力
端子毎に、第２図のアンド回路３と同様の（すなわち、
第１図のステータスゲート３に対応する）アンド回路３
の出力端が接続され、セレクタ６の出力は分岐されて上
記のアンド回路３の各々の一方の入力端に並列に接続さ
れている。マイクロプログラム制御部２は、第６図のセ
レクタ６に対し、ステータス信号を選択する信号を印加
し、同時に該選択したステータス信号の内容に応じた制
御信号を送ろうとする制御信号入力端子に接続されてい
るアンド回路３の他方の入力端子にゲート信号を印加す
る。

第６図の構成によれば、複数のステータス信号に対応し
て、複数の制御が任意の組合せにより実施できる。

また、ステータスとそのステータスに応じた制御を受け
るデータ操作部１の制御信号入力端とがある程度固定的
に対応しているものについては第７図に示すような構成
を用いることもできる。

〔発明の効果〕 本発明によれば、マイクロプログラム制御型のプロセッ
サにおける演算処理実行時間を短縮し、また、マイクロ
プログラムのワード数を短縮することができる。

【図面の簡単な説明】

第１図は本発明の基本的構成を示す図、第２図は本発明
の実施例の構成図、 第３図はｓｉｎ　ｘの曲線を示す図、 第４図は第３図の関数の演算の手順の一部を示す図、 第５図は第２図の構成により第４図の演算を実行するマ
イクロコードを示す図、 第６図および第７図は本発明を複数のステータス信号お
よび複数の制御信号に対して適用した構成図、 第８図は従来のマイクロプログラム制御型プロセッサの
構成図、 第９図は従来の高速浮動小数点演算器の構成の１例を示
す図、 第１０図は従来の第９図の構成により第４図の演算を実
行するマイクロコードを示す図である。 （符号の説明） ｌ・・・データ操作部、 ２・・・マイクロプログラム制御部、 ３・・・ステータスゲート、　　　４・・・オア回路、
５・・・デコーダ、　　　　　　　６・・・セレクタ、
７・・・条件レジスタ、　　　　　８・・・ナンド回路
、１０・・・算術論理演算回路（Ａ　Ｌ　Ｕ）、１１・
・・レジスタ・ファイル、 １２　、１３　、１４　、１５　、１６・・・レジスタ
、２１・・・マイクロシーケンサ、 ２２・・・マイクロコード記憶部、 ２３・・・マイクロコードレジスタ。 第１図 ｆ　（ｘ）　＝ｓ　ｉ　ｎｘ ｓｉｎｘの曲ｌ！を示す図 第３図 纂３−の関数の演算の手順の一部を示す関第４図 本発明１■りのステータス信＠および復註の制（卸信号
ｌこ月して連用した構成図第６図 条件選択信号 本発明を１数のステータス信号および趨数の制ｉｌｌ信
号に対して通用した情成図第７図

Claims (1)

1. 【特許請求の範囲】 １、データの操作を行ない、内部の状態をステータス信
   号として出力するデータ操作部（１）と、マイクロ命令
   を保持し、前記ステータス信号が示す内部の状態に応じ
   て実行すべきマイクロ命令を読出し、該マイクロ命令が
   定める制御信号を送出することにより前記データ操作部
   （１）を制御するマイクロプログラム制御部（２）とを
   備えてなるマイクロプログラム制御型プロセッサにおい
   て、前記マイクロプログラム制御部（２）からは、また
   、前記データ操作部（１）からステータス信号が出力さ
   れるタイミングで、ゲート信号が出力され、 該ゲート信号と前記ステータス信号の内容とを入力して
   前記ステータス信号の内容に応じた制御信号を送出する
   ステータスゲート（３）が設けられることを特徴とする
   マイクロプログラム制御型プロセッサ。 ２、前記マイクロプログラム制御部（２）は、マイクロ
   命令を記憶するマイクロコード記憶部（２２）と、該マ
   イクロ命令が定める制御信号を出力するマイクロコード
   レジスタ（２３）と、該マイクロコード記憶部（２２）
   において、次に実行するマイクロ命令を読出すためのア
   ドレス指定を行うマイクロシーケンサ（２１）とからな
   り、該マイクロコードレジスタ（２３）は、また、前記
   ゲート信号を出力する特許請求の範囲第１項記載のマイ
   クロプログラム制御型プロセッサ。 ３、前記ステータスゲート（３）は、前記データ操作部
   （１）の制御信号入力端毎に設けられ、前記データ操作
   部（１）の内部の状態はデコーダ（５）を介して、内部
   の状態の種類のそれぞれに対応した複数のステータス信
   号に分けて出力され、該ステータス信号の各々はセレク
   タ（６）において前記マイクロプログラム制御部（２）
   からの選択信号によって選択され、前記セレクタ（６）
   の出力は、該ステータスゲート（３）の各々の入力端の
   一方に並列に接続され、 前記マイクロプログラム制御部（２）は、前記セレクタ
   （６）において選択信号により選択したステータス信号
   の内容に応じた制御信号を出力するステータスゲート（
   ３）に対して該ステータスゲート（３）を開とするゲー
   ト信号を送出する特許請求の範囲第１項記載のマイクロ
   プログラム制御型プロセッサ。 ４、前記ステータスゲート（３）は、前記データ操作部
   （１）の制御信号入力端毎に設けられ、前記データ操作
   部（１）の内部の状態はデコーダ（５）を介して、内部
   の状態の種類のそれぞれに対応した複数のステータス信
   号に分けて出力され、該ステータス信号の各々は、該ス
   テータス信号の各々の内容に応じた制御信号を出力する
   ステータスゲート（３）の一方の入力端に印加され、マ
   イクロプログラム制御部（２）は、制御信号を出力すべ
   きステータスゲート（３）に対して該ステータスゲート
   （３）を開とするゲート信号を送出する特許請求の範囲
   第１項記載のマイクロプログラム制御型プロセッサ。 ５、前記ステータスゲート（３）は、アンド回路からな
   り、該算術論理演算部（１０）の演算結果を該レジスタ
   ・ファイル（１１）への書込むための書込み信号を出力
   するものであって、該ステータスゲート（３）へ入力さ
   れるステータス信号は該算術論理演算部（１０）におけ
   る比較演算結果を示すものであり、前記マイクロプログ
   ラム制御部（２）が該ステータスゲート（３）に送出す
   るゲート信号は、該アンド回路を開とするものであって
   、該ステータスゲート（３）は前記算術論理演算部（１
   ０）の演算結果を該レジスタ・ファイル（１１）へ書込
   むための書込み信号を出力するものである特許請求の範
   囲第１項記載のマイクロプログラム制御型プロセッサ。