JPS63268183A - 半導体メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路技術さらには論理ＬＳＩ　
Ｃ大規模集積回路）に適用して特に有効な技術に関し、
たとえばＲＡＭ　（ランダム・アクセス・メモリ）を主
体とし、周辺にロジック回路を有するよ）にされ九論理
ＬＳＩに利用して有効な技術に関する。

〔従来の技術〕

汎用ＲＡＭやゲートアレイを組合せて計算機等のシステ
ムを構成する場合、各ＬＳＩ間ではテンケイ（以下１０
にのように記す）もしくは百ケイ（以下１００にのよう
に記す）と呼ばれる比較的振幅の大きなＥＣＬレベルに
よって信号のやりとりが行われていた。

また、友とえばＲＡＭを用いて計算機のコントロール・
ストレージのようなシステムを構成する場合には、第５
図に示すように、ＲＡＭの前段にアドレスのラッチ回路
のようなロジック部Ｌ１を、ま友ＲＡＭの後段にＥＣＣ
Ｃエラ・コレクティング・コード）と呼ばれる誤り訂正
回路又は信号選択回路のようなロジック部Ｌ２を接続す
ることがある。なおＲＡＭは入カバッブアＩＢ、アドレ
スデユーダＤＥＣ、メモリセルアレイＭＣＡＲＹ、セン
スゲートＳＧ及び出力バッファＯＢ等から構成される。

〔発明が解決しようとする問題点〕

このようなメモリ・システムを構成する場合、従来の汎
用ＲＡＭは周辺にロジック回路を有していないので、ゲ
ートアレイ等の論理ＬＳＩによって上記周辺ロジック部
Ｌ１やＬ２を構成しなければならない。

従って、ロジック部Ｌ１とＲＡＭの間およびＲＡＭとロ
ジック部Ｌ２との間の信号は、ＬＳＩ間の信号レベルと
して規定され＆１０にもしくは１００にのＥＣＬレベル
にされることになる。

その場合、１０にもしくは１００にのＥＣＬレベルの振
幅は、ＲＡＭやゲートアレイ内部の信号の振幅に比べて
大きいので、ＲＡＭやロジック部の入出力部には、駆動
力の大きな出力バッファＯＢやレベル変換機能を有する
入カパッファＩＢがそれぞれ必要となる。従って、上記
メモリ・システムにおいては、人出力バッファ回路にお
ける遅延時間が相当長いものとなっている。

一方、上記のようなメモリ・システムの高速化を図る場
合、ＲＡＭの内部やゲートアレイの内部の信号速度はか
なり高速化され、技術的に限界に来ている。本発明者の
検討によれば、上記のような汎用ＲＡＭを用いたメモリ
・システムの構成のままでは、メモリ・システムの高速
化が困難であることが分かつｔｏ この発明の目的は、ＲＡＭを主体とするメモリ・システ
ムにおける高速化を図ることにある。

この発明の他の目的は、簡単な論理機能を有し、しかも
高速動作可能な半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリ回路の周辺にロジック部を配設し、こ
れらの回路を同一の半導体チップ上に一体的に組み込む
とともに、ロジック部とメモリ回路間の信号は、相補的
なコンプリメンタリ信号とするものである。

〔作用〕

上記した手段によれば、外部の信号よりも振幅を小さく
できるとともに、特にゲート遅延時間の長い入力バッフ
ァＩＢや出力バッファＯＢを省略でき、これによつ℃メ
モリ・システムの高速化を図るという上記目的を達成す
るものである。

〔実施例〕

第１図には、本発明を周辺に小規模のロジック部を有す
るワンチップ化されたＲＡＭ主体のメモリ・システムＬ
ＳＩに適用した場合の一実施例を示す。

特に制限されないが、図中鎖線で囲まれた各回路ブロッ
クは単結晶シリコン基板のような一個の半導体チップＩ
ＣＣＨＩＰ上において形成される。

すなわち、ＲＡＭの前段にアドレスラッチ回路のような
ロジック部ＬＯＧＩが、ま之ＲＡＭの後段に誤り訂正回
路又は信号選択回路のようなロジック回路ＬＯＧ２がそ
れぞれ設けられている。しかして、この実施例では、前
段のロジック部ＬＯＧ１は、外部からの−０，９〜−１
，７■のようなＥＣＬｌｏにレベルの信号Ｖｉｎ　　（
アドレスＡｉ）を受けて、−１，６〜−２，２ｖのよう
な低振幅の信号を形成する入力バッファＩＢのみ設けら
れ、出力バッファは省略されている。つまり、ロジック
部ＬＯＧＩの内部ロジック回路ＬＣＩの最終段の低振幅
の出力信号が、直接ＲＡＭに供給されている。しかも、
この場合、ロジック部ＬＯＧＩから後段のＲＡＭに対し
ては、コンプリメンタリ信号ａｉ、ａｉとして出力され
るようにされている。

ＲＡＭは、ロジック部ＬＯＧＩからアドレス信号がコン
プリメンタリ信号として供給されるため。

入力バッファが省略可能となり、上記ロジック部１から
供給されたコンプリメンタリ信号ａｉ、ａｉが直接デコ
ーダ回路ＤＥＣに入力される。ま之、この相補アドレス
信号が入力されることによって。

メモリセルアレイＭＣＡＲＹから読み出されたデータ信
号は、センスゲートＳＧ及び簡略化された出力バッファ
ＯＢによって直接後段の回路に出力されるようにされて
いる。つまり、この場合、読み出された信号はセンスゲ
ートＳＧからコンプリメンタリ信号ｄ、ｄのままロジッ
ク部ＬＯＧ２に出力される。

従って、この実施例のメモリ・システムでは、従来シス
テム（第５図参照）のＲＡＭに設げられてい友例えば第
２図（５）に示すような入力バッファＩＢが、同図■の
ように簡略化される。つまり、ＥＣＬ回路からなる入力
部が不要となり、ロジック回路ＬＣＩからのコンプリメ
ンタリ信号ａｉ。

ａｉを直接マルチエミッタ・トランジスタＱｅｌ　ｔＱ
ｅｔ・・・・・・に入力できるようになる。

以上のように、この実施例では、ロジック部ＬＯＧＩか
らＲＡＭへ供給されるアドレス信号およびＲＡＭからロ
ジック部ＬＯＧ２へ供給されるデータ信号がそれぞれコ
ンプリメンタリ信号とされている。そのため、従来のシ
ステム（第５図参照）のように、一本の信号線でアドレ
ス信号やデータ信号を送受する場合に比べて、信号の振
幅を小さくできろ。つまり、信号が片側のみの場合には
、そのレベルのハイ、ロウを判定するのにそれらの中間
の基準電圧ｖｓｓのような絶対レベルを基準にしなけれ
ばならない。これに対し、信号がコンプリメンタリの場
合には、差動的にレベルを検出することができる。

従って、同じ大きさのノイズに対し、コンプリメンタリ
信号は片側のみの信号に比べて２倍の余裕を有する。そ
のため、信号の振幅も小さくすることができる。その結
果、信号の変化が早くなって回路全体の遅延時間が短く
なり、システムの動作速度が向上される。なお、この実
施例では、同一チップ上にロジック部ＬＯＧＩ　、ＬＯ
Ｇ２およびＲＡＭが形成されているので、マルチチップ
・システムのような出力信号線の数の制約がない。

七の九め、上記のごとくコンプリメンタリ信号のまま信
号を送ることが実現し易い。

しかも、この実施例では、上記ロジック部ＬＯＧｌ、Ｌ
ＯＧ２およびＲＡＭが同一半導体チップ上に形成されて
いるため、入出力信号線の負荷容量が小さい。そのため
、コンプリメンタリ信号ａｉ、ａｉＪＰｄ、ｄを出力す
る回路素子は、それほど大きな駆動力を必要としない。

その結果、上記実施例のように、ロジック部ＬＯＧＩと
ＲＡＭはそれぞれ出力バッファが不要となり、内部信号
をそのまま出力することができる。

従って、この実施例のメモリ・システムでは、従来シス
テムのＲＡＭに設けられてい几第３図（５）に示すよう
な出力バッファＯＢが、同図■に示すように簡略化され
る。つまり、出力バッファＯＢの有していｅＥｃＩ、部
が不要となり、センスゲートＳＧの出力をエミッタフォ
ロワＥＦＩ　、ＥＦ２を通すだけで出力できるようにな
る。ま念、ＲＡＭからロジック部ＬＯＧ２に対して、外
部ＥＣＬレベルよりも振幅の小さな内部信号レベルのま
ま供給される九め、ロジック部ＬＯＧ２の入口にはレベ
ル変換用の入力バッファが不要となる。

以上のようにこの実施例のメモリ・システムは、ロジッ
ク部Ｌ’ＯＧ１とＲＡＭとの間およびＲＡＭとロジック
部ＬＯＧ２との間で信号をやりとりするための入出力バ
ッファ回路が省略又は簡略化されている。その九め、前
段ロジック部ＬＯＧＩの出力バッファ、ＲＡＭの入力バ
ッファおよび出力バッファ、さらに後段ロジック部ＬＯ
Ｇ２の入力バッファにおけるゲート遅延時間分だけメモ
リ・システムの信号速度が速くなる。特に出力バッファ
は一般に負荷駆動能力を大きくする几め素子寸法が大き
くされるので、ゲート遅延時間も太きかつ念。しかるに
、この実施例では、前段ロジック部ＬＯＧＩの出力バッ
ファが不要となり、ＲＡＭの出力バッファが簡略化され
るため、高速化に寄与するところが大きい。

さらに、この実施例では、特に制限されないが上記ロジ
ック部ＬＯＧＩおよびＬＯＧ２がそれぞれゲートアレイ
によって構成されるようにされている。このように、Ｒ
ＡＭの周辺のロジック部をゲートアレイにより構成する
ことによって、例えば上記実施例のように、ロジック部
１にアドレスラッチ回路を構成したり、あるいはアドレ
スのインクリメント回路を構成することができる。また
、ロジック部ＬＯＧＩ　、ＬＯＧ２によって、メモリの
ブロック構成を変換し、４ビツト出力を８ビツト出力に
変えてやるようなこともできる。

このように、ＲＡＭの周辺にゲートアレイからなるロジ
ック部を同一チップ上に設けておくことによって、ＲＡ
Ｍの使い易さが良好になるとともに、各回路部間の人出
力バッファが省略できることによりメモリ・システムの
スピードアップが可能となる。

ま几、上記実施例では、ＲＡＭの前段と後段にそれぞれ
ロジック部ＬＯＧＩとＬＯＧ２が設けられているが、Ｒ
ＡＭの前段または後段のいずれか一方にのみロジック部
が設けられた構成、あるいは第４図に示すようにロジッ
ク部ＬＯＧＩとＬＯＧ２の間にこれらを結ぶロジック部
ＬＯＧ３が設けられた構成にすることも可能である。

第６図は、本発明が適用されろ他の実施例を示すブロッ
ク図である。各回路ブロックは単結晶シリコン基板の様
な１個の半導体チップＩＣＣＨＩＰ上に形成される。こ
の半導体チップＩＣＣＨＩＰには、ＲＡＭと、ＲＡＭの
前段に設けられたロジック回路ＬＣＩとＲＡＭの後段に
設けられたロジック部ＬＣ２を含む。ＲＡＭは、それぞ
れ同一構成からなるＲＡＭ１とＲＡＭ２を含み、一方の
ＲＡＭに対する読出し動作制御と並行して他方のＲＡＭ
に対する書込み動作制御を行うことが可能とされている
。この様な機能は、高速読出し及び書込みが必要とされ
るキャッシュメモリに適している。

ロジック回路ＬＣＩは、外部端子に供給される読出しア
ドレスインクリメント信号５ｉｎｃ　１及び書込みアド
レスインクリメント信号５ｉｎｃ　２に応じてＲＡＭに
読出しアドレス及び書込みアドレスを供給するｔめに設
けられる。読出しアドレスインクリメント信号５ｉｎｅ
　１及び書込みアドレスインクリメント信号５ｉｎｃ　
２はそれぞれ人力バッファＩＢＩ及びＩＢ２にラッチさ
れ、その出力信号によってリードアドレスインクリメン
ト回路Ｒ−ＩＣＮ及びライトアドレスインクリメント回
路Ｗ−ＩＮＣの動作が制御される。例えば、インクリメ
ント信号５ｉｎｃ　１がハイレベルであることに応じて
、アドレス信号インクリメント回路Ｒ−ＩＮＣは続出し
アドレス信号ＲＡを１１次更新しながら出力し、ロウレ
ベルであることに応じて続出しアドレス信号ＲＡの更新
が停止する。また、読出しアドレス信号ＲＡ及び書込み
アドレス信号ＷＡを初期値にイニシャライズするｔめに
、それぞれ読出しアドレスイニシャライズ信号５ｉｎｉ
　１及び書込みアドレスイニシャライズ信号５ｉｎｉ　
２が外部端子から供給される。読出しアドレス信号ＲＡ
又は書込みアドレス信号を選択してＲＡＭに供給するた
めに、ＲＡＭＩ及びＲＡＭ２に対応して、選択回路５Ｅ
ＬＩ及びＳＥＩ、２が設けられる。選択回路５ＥＬＩに
よって読出しアドレス信号ＲＡが選択される場合には、
選択回路５ＥＬ２によって書込みアドレス信号ＷＡが選
択される。各選択回路５ＥＬＩ及び５ＥＬ２は、それぞ
れ内部制御信号Ｓ１及びＳ２によって制御される。選択
されたアドレス信号はそれぞれ、ラッチ回路ＬＡＴＣＨ
１及びＬＡＴＣＨ２を介して同時にＲＡＭＩ及びＲＡＭ
２に供給される。

ロジック回路ＬＣ２は、ＲＡＭＩ又はＲＡＭ２から読出
されｔ続出しデータＲＤＩ又はＲＤ２を選択的に出力用
ラッチ回路ＬＡＴＣＨ３に供給するためのセレクタ５Ｅ
Ｌ３を含む。読出しデータＲＤＩ又はＲＤ２は出力バッ
ファＯＢを介して出力データＤｏｕｔとして外部に送出
される。

ＲＡＭ１又はＲＡＭ２に対する書込みデータＤｉｎは入
力バッファＩＢ３を介してＲＡＭＩ及びＲＡＭ２に印加
される。ＲＡＭ１及びＲＡＭ２への書込み動作はそれぞ
れライトイネーブル信号ＷＥＩ及びＷＥ２によって選択
的に制御される。

・　　特に限定されないが、制御信号８１，８２、Ｗｌ
及びＷ２等はコントロール信号５ｃｏｎｔを受ける内部
制御信号発生回路ＩＣ８Ｇによって形成される。また、
このＩＣＣＨＩＰにはレベルの異なる電源電圧ＶＥＥＩ
　、ＶＥＥ２が供給される。回路構成の相違に応じて適
切な電源電圧を供給するとともに低消費電力化を図る几
めである。

第７図は、第６図に示すラッチ回路ＬＡＴＣＨ１の一部
及びＲＡＭＩの一部の具体的回路構成を示している。特
に限定されないが、この実施例では、ラッチ回路ＬＡＴ
ＣＨＩに入力されるアドレス信号Ａ１〜Ａ５に基づいて
、ＲＡＭＩ内のメモリセルアレイＭＣＡＲＹに配置され
几３２本のワード１ｉｌＷ１−ＷＢ２の中のいずれか１
本が選択されることになる。ラッチ回路ＬＡＴＣＨＩ内
には、アドレス信号人１〜Ａ５に対応して設けられた単
位ラッチ回路ＵＬＡＩ〜ＵＬＡ５が含まれる。各単位ラ
ッチ回路ＵＬＡ１〜ＵＬ人５の内部構成は基本的に等し
いので、単位ラッチ回路Ｕｌ、ＡｌＫついてのみ説明す
る。アドレス信号人１をそのペースに受りるトランジス
タＱ１のエミッタと基準電圧ＶＢＩをそのペースに受け
るトランジスタＱ４のエミッタとが共通接続されること
により、トランジスタＱ１とトランジスタＱ４とは差動
トランジスタ対を構成する。この実施例では、トランジ
スタＱ４のペースに基準電圧ＶＢＩが供給されているが
、アドレス信号Ａ１の反転信号を印加してもよい。トラ
ンジスタＱ２とトランジスタＱ３、及びトランジスタＱ
５とトランジスタＱ６も同様にそれぞれ差動トランジス
タ対を構成する。差動対トランジスタ対（Ｑ５．Ｑ６）
は相補クロック信号（ＣＫ、ＣＫ）に応じて、定電流源
１１の電流を差動トランジスタ対（Ｑｌ、Ｑ４）又は差
動トランジスタ対（Ｑ２．Ｑ３）に選択的に供給する。

エミッタ抵抗Ｒ３を有するトランジスタＱ７と、エミッ
タ抵抗Ｒ４を有するトランジスタＱ８は、差動トランジ
スタ対（Ｑ２．Ｑ３）の各人出方間を相互に交差接続さ
せるために設けられる。

すなわち、差動トランジスタ対（Ｑ２．Ｑ３）の各コレ
クタとコレクタ抵抗Ｒ１，Ｒ２との間にそれぞれ形成さ
れる出力信号ａｌ、ａｌは、差動トランジスタ対（Ｑ２
．Ｑ３）の各ベースにフ、イードバックされることによ
り、ラッチ回路を構成する。トランジスタ対（Ｑ２．Ｑ
３）が動作している間はトランジスタ対（Ｑｌ、Ｑ４）
は非動作状態なので、アドレス信号Ａ１に基づく書込み
動作は禁止される。逆に差動トランジスタ対（Ｑ２゜Ｑ
３）が非動作状態のときは差動トランジスタ対（Ｑｌ、
Ｑ４）が動作状態とされるので、アドレス信号Ａ１の値
に基づく書込み動作が行なわれる。

なお、電源電圧ＶＥＥ１は例えは−５，２Ｖ、電源電圧
ＶＥＥ２は−１，８■が採用される。

ＲＡＭは、ロジック回路ＬＣＩの各単位ラッチ回路から
出力される相補アドレス信号ａｌ　、　ａｌ　。

ａ２．ａ２．・・・・・・ａ５　ｅ　ａ５をそのまま受
ける。

従って、ＲＡＭ内部のアドレスデコーダＤＥＣで必要と
される相補アドレス信号を形成するためのアドレスバッ
ファ回路を、アドレスデコーダＤＥＣの前段に設ける必
要がない。よって、動作の高速化を図ることができる。

相補アドレス信号ａｌ　、ａｌ　、ａ２．ａ２．ａ３゜
７丁に基づいて信号線ｔ１〜ｔ８のいずれか１本のみを
選択的にロウレベルにするために、マルチエミッタトラ
ンジスタＱｅｌｌ、Ｑｅ１２．　　・・・・・・・・・
Ｑｅ３２が設けられる。つまり、マルチエミッタトラン
ジスタＱｅｌ　１　、Ｑｅ１２．・・・・・・＋　Ｑｅ
３２のエミッタ出力の組合せが、各エミッタと信号線Ｌ
１〜ｔ８との結線によってなされ、ロウレベルとなるエ
ミッタの組合せが１つだけ存在することになる。ま九、
これと同様に、相補アドレス信号ａ４　、ａ４　、ａ５
　、ａ５に基づいて信号線Ｌ９〜ｔ１２のいずれか１本
のみを選択的にロウレベルにする九めにマルチエミッタ
トランジスタＱｅ　４１゜・・・・・・、Ｑｅ５２が設
ゆられる。信号線ｔ１〜ｔ８のいずれか１本と信号線Ｌ
９〜１１２のいずれか１本との組合せは３２通りあり、
この中で２本ともロウレベルとなる組合せを検出するた
めに、単位検出回路ＵＤＩ〜ＵＤ３２が設けられる。単
位検出回路ＵＤＩ〜ＵＤ３２の内部構成は基本的に等し
いので、単位検出回路ＵＤＩについて説明する。トラン
ジスタＱ９．Ｑ１０と、これらに共通のコレクタ抵抗Ｒ
５とによってＮＡＮＤ回路が構成される。トランジスタ
Ｑ９．Ｑ１０のベース入力信号の少なくともいずれか一
方がハイレベルならば、このオン状態のトランジスタと
、抵抗Ｒ５及び定電流源工４を通して電源電流が供給さ
れるので、抵抗Ｒ５の電圧降下により、出力電圧Ｖがロ
ウレベルにされる。トランジスタＱ９．ＱＩＯのベース
入力信号がいずれもロウレベルならば、基準電圧ＶＢ２
がそのベースに供給されるトランジスタＱｌｌのみがオ
ン状態となり、トランジスタＱｌｌと定電流源Ｉ４を通
してのみ電源電流が流れるので、出力電圧Ｖがハイレベ
ルにされる。

出力電圧Ｖはワード線ドライバＤＲＩＶを介してワード
線に供給される。ワード線ドライバＤＲＩＶは各ワード
線Ｗ１〜Ｗ３２に対応して設けられた単位ワード線ドラ
イバＵＤＲＩ〜ＵＤＲ３２を含む。単位ワード線ドライ
バＵＤＲＩはダーリントン接続され九トランジスタＱｌ
　２　、Ｑｌ　３及びエミッタ抵抗Ｒ６，Ｒ７により構
成される。

メモリセルアレイＭＣＡＲＹは、データ線対（ＤＬＩ、
ＤＬＩ）及びワード線Ｗｌ　、Ｗ２・・・・・・との交
差部に設けられるメモリセルＭＣＩＩ、ＭＣ１２，・・
・・・・を含む。各メモリセルは同一構成とされ、例え
ばメモリセルＭＣＩＩは、ベース・コレクタ間が交差接
続されたマルチエミッタトランジスタＱ　ｅ　３　’＊
　Ｑ　ｅ　４及び負荷抵抗Ｒ８，Ｒ９を含む。メモリセ
ル情報を保持するためにメモリセルは保持電流源工５に
接続される。

第８図は、ＲＡＭＩ内に設けられたメモリセルアレイＭ
ＣＡＲＹ、センスゲート及び出力バッファ５Ｇ１０Ｂ−
１が示されている。メそリセルアレイＭＣＡＲＹは第７
図にもその一部が示される様に、ワード線Ｗ１〜Ｗｎと
データ線対（ＤＬＩ。

ＤＬｌ）　〜、（ＤＬｍ、ＤＬｍ）との交差部に設けら
れ九メそりセルＭＣＩＩ〜Ｍ　Ｃｍ　ｎを含む。各デー
タ線対（ＤＬＩ　、ＤＬＩ）、（ＤＬｍ、ＤＬｎ）に対
応して設けられｔトランジスタ対（Ｑｌ４゜Ｑｌ　５）
、（Ｑｌ　６　、Ｑｌ　７）は、各データ線対に属する
メモリセルの情報の読出し又は書込みを行う念めのもの
である。例えばメモリセルＭＣＩＩ内の交差接続トラン
ジスタ対（図示せず）はトランジスタ対Ｑ１４．Ｑ］５
とそれぞれエミッタが共通に接続されるとともに、各共
通エミッタは定電流源Ｉ６及びＩ７に接続されている。

トランジスタ対（Ｑｌ４．Ｑｌ５）、（Ｑｌ６．Ｑｌ７
）の各ペース対にはＷＲＩＴＥ　ＡＭＰから基準電圧又
は書込み電圧が供給され、各コレクタ対はそれぞれ単位
センスゲ−）ＵＳＧＩ　、Ｕ３Ｏ８に接続される。単位
センスゲートＵＳＧ１は、情報読出し時に相補動作をす
るトランジスタ対（Ｑｌ４゜Ｑｌ５）のコレクタ電流な
相補電圧に変換して、次段の単位出力バッファＵＯＢＩ
に送出する０共通のペース基準電圧ＶＢＢを受けるトラ
ンジスタＱ１８．Ｑ１９の各エミッタには定電流源１１
０゜Ｉｌｌが設けられ、各コレクタには、出力電圧形成
用コレクタ抵抗Ｒ１０，Ｒ１１が設けられている。単位
出力バッファＵＯＢＩはトランジスタＱ２０、Ｇ２１及
び抵抗Ｒ１２，Ｒ］３からなるインピーダンス変換回路
によって構成され、相補出力信号ｄｌｌ、ｄｌｌを形成
する。ＲＡＭＩは９ビツトの情報を同時に出力するため
、９個の単位出力バッファＵＯＢ１〜ＵＯＢ９が設けら
れ、相補出力信号ｄ１１．ｄｌｌ〜ｄ１９．ｄ１９が形
成される。

この実施例によればＲＡＭＩの出力信号は相補信号のま
までよいから、相補信号を１つの信号に変換するための
ＥＣＬ部が不要になる。従って各単位出力回路ＵＯＢＩ
〜ＵＯＢ９の構成が簡略化されるとともに、出力回路に
おける遅延時間が短縮される。さらに相補出力信号ｄｌ
ｌ、ｄｌｌ〜ｄ１９．ｄ１９は、ＲＡＭＩと同一チップ
内の論理回路に供給されるから、チップの外部に供給さ
れる場合に比べて、負荷容量及びノイズの影響が小さい
。従って大きな駆動能力が必要とされず、信号振幅も小
さくてよい。よって低消費電力化を図ることができる。

この実施例によれば出力バッファは、比較的小さな電源
電圧ＶＥＥ２Ｖｃよりて駆動されている。

第９図は、第６図に示すＲＡＭと選択回路５ＥＬ３との
接続関係を示している。ＲＡＭＩ内のセンスゲート及び
出力バッファ５Ｇ１０Ｂ１と、ＲＡＭＩ内のセンスゲー
ト及び出力バッファ５Ｇ１０Ｂ２とのいずれかの出力信
号線を選択して、その出力信号線上の信号を出力ラッチ
回路ＬＡＴＣＨ３に送出する几めに選択回路５ＥＬ３が
設げられている。センスゲート及び出力バッファ５Ｇ１
０Ｂ−１１〜５Ｇ１０Ｂ−１９の相補出力信号ｄ１１．
ｄｌｌ〜ｄ１９．ｄ１９と、センスゲート及び出力バノ
ファ５Ｇ１０Ｂ−２１〜Ｓ　Ｇ１０　Ｂ−２９の相補出
力信号ｄ２１．ｄ２１〜ｄ２９゜ｄ２９に対応して、９
つの単位選択回路ＵＳＥＩ〜ＵＳＥ９が設けられている
。各単位選択回路は、単位選択回路ＵＳＥ１に示す様に
、２つの相補信号ｄ１１．ｄｌｌ及びｄ２１．ｄ２１を
受ける２つの差動トランジスタ対（Ｑ２２　、　Ｑ２３
）及び（Ｑ２４　、　Ｑ２５）を有する。上記２つの差
動トランジスタ対のいずれか一方を選択的に動作させろ
ために、定電流源１１２の電流が差動トランク・スタ対
（Ｑ２６　、　Ｑ２７）を介して選択的に供給される。

例えば、トランジスタＱ２６のペース信号ＣＫ’がハイ
レベルならば差動トランジスタ対（Ｇ２２．Ｇ２３）が
動作状態にされるから、相補出力信号ｄ１１．ｄｌｌに
応じた相補信号が、共通コレクタ抵抗Ｒ１４，Ｒ１５の
一端に現われる。逆にトランジスタＱ２７のペース信号
ＣＫ’がハイレベルならば差動トランジスタ対（Ｇ２４
゜Ｇ２５）が動作状態にされるから、相補出力信号ｄ２
１．ｄ２１に応じた相補信号が、共通コレクタ抵抗Ｒ１
４，Ｒ１５の一端に現われる。この様に信号ＣＫ’　、
ＣＫ’によって選択動作が制御される。各単位選択回路
ＵＳＥＩ〜ＵＳＥ９の出力部には、例えばトランジスタ
Ｑ２８．Ｑ２９及びエミッタ抵抗Ｒ１６、Ｒ１７よりな
るインピーダンス変換手段が設けられ、その出力相補信
号が各単位出力ラッチ回路ＵＬＡＩ’〜ＵＬＡ９’に送
出される。

〔発明の効果〕

（１１メモリ回路の周辺にゲートアレイ等からなるロジ
ック部を配設し、これら同一半導体チップ上に一体的に
組み込むとともに、ロジック部とメモリ間の信号はコン
プリメンタリ信号とじｔので、外部の信号よりも振幅を
小さくして信号の変化を速くさせることができるととも
に、ＲＡＭやロジック部の出入り口にあったゲート遅延
時間の長い入力バッファや出力バッファを省略できると
いう作用により、メモリ・システムの高速化が可能にな
るという効果がある。

（２）　　メモリ回路の周辺にゲートアレイ等からなる
ロジック部を配設し、これら同一半導体チップ上に一体
的に組み込むようにしたので、ロジック部によってメモ
リの効率的なアクセスに必要な論理機能を付加すること
ができるという作用により、メモリが高機能化され、か
つ使い易くなるという効果がある。

以上本発明者によってなされ九発明を実施例に基づき具
体的に説明し九が、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で糧々変更可能
であることはいうまでもない。例えば、上記実施例では
バイポーラ型ＲＡＭを主体とするメモリ・システムに適
用したものについて説明したが、ＭＯＳＦＥＴからなる
ＲＡＭあるいはＲＯＭ　（リード・オンリ・メモリ）を
主体とし、その周辺にロジック部を有するようなメモリ
・システムにも適用することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリとロジック回
路とからなるメそり・システムに適用し九場合について
説明したが、この発明はこれに限定されず、従来複数個
に分割されていた論理ＬＳＩを、ワンチップ化もしくは
一つのパッケージ内にモジュールとして一体的に組み込
む場合に利用することができる。

【図面の簡単な説明】

第１図は、本発明をワンチップ化され九メモ１ルシステ
ムに適用した場合の一実施例を示すブロック図、 第２図囚、同図■は、従来のメモリ・システムと本発明
に係るメモリ・システムにおけるＲＡＭ部の入力バッフ
ァの構成の相違を示す回路図、第３図囚、同図（ト）は
、同じく出力バッファの構成の相違を示す回路図、 第４図は、本発明をメモリ・システムに適用し九場合の
他の構成例を示すブロック図、第５図は、従来のメモリ
・システムの構成例を示すブロック図、 第６図は、本発明をワンチップ化されたメモ１ルシステ
ムに適用した場合の他の実施例を示すブロック図、 第７図から第９図は、第６図に示すメモリ・システムの
一部を示す回路図である。 ＬＯＧＩ　、ＬＯＧ２　、ＬＯＧ３・・・ロジック部、
ＩＢ、ＩＢＩ、ＩＢ２・・・インプットバッファ、ＯＢ
・・・アウトプットパッラア、ＩＣ８Ｇ・・・内部制御
信号発生回路、Ｒ−ＩＮＣ・・・リードアドレスインク
リメント回路、Ｗ−ＩＮＣ・・・ライトアドレスインク
リメント回路、５ＥＬＬ　、５ＥＬ２．５ＥＬ３・・・
選択回路、ＤＥＣ・・・デコーダ、Ｓ　Ｇ１０　Ｂ　−
１，５Ｇ１０Ｂ−２・・・センスゲート及び出力バッ７
ア、ＵＳＥＩ〜ＵＳＥ９・・・単位選択回路。 第　　１　　図　　　　　　７１゜、Ｈ２゜Ｌ　　　　
　　　　　−−−Ｊ 第　　３　　図（Ａ） 炉　　　第　　３　　図′″９ 第　　４　　図 ｆ　ＣＣＨＩＰ ｒ−−−−−−−−−−一エコ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成され、アドレス信号をデコード
   するデコード手段を有するメモリ部と、上記半導体基板
   上に形成され、上記メモリ部のためのアドレス信号を形
   成するアドレス信号形成手段と上記メモリ部のためのア
   ドレス信号を上記デコード手段に進出するためのアドレ
   ス信号送出手段とを有するロジック部を含むことを特徴
   とする半導体メモリシステム。 ２、上記アドレス信号送出手段から送出されるアドレス
   信号は、相補信号であることを特徴とする特許請求の範
   囲第１項記載の半導体メモリシステム。 ３、上記メモリ部は、書込み動作と読出し動作とを並行
   して行うための第１のランダムアクセスメモリと第２の
   ランダムアクセスメモリとを含むことを特徴とする特許
   請求の範囲第２項記載の半導体メモリシステム。 ４、上記アドレス信号形成手段は、アドレス信号インク
   リメント回路を含むことを特徴とする特許請求の範囲第
   ３項記載の半導体メモリシステム。 ５、半導体基板上に形成され、メモリセルから読出され
   た信号をメモリ部の外部に出力する出力手段を有するメ
   モリ部と、上記半導体基板上に形成され、上記出力手段
   から出力手段から出力される出力信号に対して論理処理
   を行うためのロジック部を含むことを特徴とする特許請
   求の範囲第４項記載の半導体メモリシステム。 ６、上記出力手段から出力される出力信号は、相補信号
   であることを特徴とする特許請求の範囲第５項記載の半
   導体メモリシステム。 ７、上記メモリ部は、書込み動作と読出し動作とを並行
   して行うための第１のランダムアクセスメモリと第２の
   ランダムアクセスメモリとを含むことを特徴とする特許
   請求の範囲第６項記載の半導体メモリシステム。 ８、上記ロジック部は、上記第１のランダムアクセスメ
   モリから読出された信号を上記のランダムアクセスメモ
   リから読み出された信号のいずれかを選択するための選
   択手段を含むことを特徴とする特許請求の範囲第７項記
   載の半導体メモリシステム。 ９、所望のアドレス情報を有するアドレス信号を形成す
   るためのアドレス信号形成手段と、上記アドレス信号に
   対応したメモリセルを選択するためのデコード手段とを
   含むことを特徴とするメモリシステム。 １０、半導体基板上に形成され、アドレス信号をデコー
   ドするデコード手段とメモリセルから読出された信号を
   メモリ部の外部に出力する出力手段とを有するメモリ部
   と、上記半導体基板上に形成され、上記メモリ部のため
   のアドレス信号を形成するアドレス信号形成手段と上記
   メモリ部のためのアドレス信号を上記デコード手段に送
   出するアドレス信号送出手段とを有する第１ロジック部
   と、上記半導体基板上に形成され、上記出力手段から出
   力される出力信号に対して論理処理を行うための第２ロ
   ジック部とを含むことを特徴とする半導体メモリシステ
   ム。 １１、上記アドレス信号送出手段から送出されるアドレ
   ス信号及び上記出力手段から出力される出力信号は相補
   信号であることを特徴とする特許請求の範囲第１０項記
   載の半導体システム。