JPS63268193A

JPS63268193A - 半導体メモリ

Info

Publication number: JPS63268193A
Application number: JP62101423A
Authority: JP
Inventors: Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-04
Anticipated expiration: 2010-10-09
Also published as: JPH0793014B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用され、全セル一括してデ
ータの消去を行ない、かつ１ビツト毎にデータの書込み
が可能な不揮発性半導体メモリに関する。

（従来の技術）データの消去が可能な不揮発性半導体メモリはＥ　Ｐ　
ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　　ａｎｄ　　Ｐ　ｒｏ
ｇｒａｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　
）として知られており、その中で電気的にデータ消去が
行われるものを特にＥ”ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ　　ＥｒａｓａｂｌｅＰＲＯＭ）と称している。

さらにこのようなＥ”　ＦＲＯＭの中には全セル一括し
てデータ消去を行なうことができるものが実用化されて
いる。

第９図はこのような全セル一括してデータ消去を行なう
ことが可能な従来のＥ２　ＰＲＯＭのメモリセルアレイ
部分の等価回路図である。図中、５０はそれぞれフロー
ティングゲート電極（浮遊ゲート電極）、コントロール
ゲート電極（制御ゲート電極）及びイレースゲート電極
（消去ゲート電ＩｆＩ）を備え、データ消去が電気的に
行なえる不揮発性トランジスタからなるメモリセルであ
り、これらメモリセル５０は行列状に配置されている。

そして、図中の横方向である行方向の同一行に配置され
ている各メモリセル５０のドレインは複数のビット線５
１のいずれかにそれぞれ共通接続されており、かつ同一
行に配置されている各メモリセル５０のソースは複数の
接地線５２のいずれかにそれぞれ共通接続されている。

また、図中の縦方向である列方向の同一列に配置されて
いる各メモリセル５０のコントロールゲート電極は複数
の行＄１５３のいずれかにそれぞれ共通接続され、同一
行に配置されている各メモリセル５０のイレースゲート
電極は複数の消去線５４のいずれかにそれぞれ共通接続
されている。

このように従来のＥ２　ＦＲＯＭでは１ビツトのメモリ
セルを１個の不揮発性トランジスタで構成し、各メモリ
セルを対応するビット線、接地線、行線及び消去線に接
続するようにしている。

すなわち、従来のＥ２　ＰＲＯＭでは各ビット毎にビッ
ト線、接地線、行線及び消去線からなる４本の配線が必
要である。しかも、各セルのドレインは拡散領域で構成
され、ビット線は例えばアルミニューム等の金属配線で
構成されているので、各セルを対応するビット線と接続
する場合にはコンタクトを形成する必要があり、このコ
ンタクトの形成位置では通常、配線幅よりも広い面積を
必要とする。このため、従来ではセルの高集積化を図る
ことが困難であるという問題がある。また、コンタクト
の数が多くなる程、製造歩留りが低下する。

（発明が解決しようとする問題点）このように従来では各ビット毎に４本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があり
、このことがセルの高集積化の実現を阻害している。そ
こでこの発明は配線の本数及びコンタクトの数を削減す
ることによりセルの高集積化が実現できる不揮発性半導
体メモリを提供することを目的としている。

［発明の構成］（問題点を解決するための手段）この発明の不揮発性半導体メモリは、それぞれコントロ
ールゲート電極、フローティングゲートｍｌ及びイレー
ズゲート１！極を有し電気的にデータ消去が行われる不
揮発性トランジスタからなるメモリセルが２個以上直列
接続されかつ行列状に配置された複数個の直列回路と、
上記複数個の直列回路のうち同一列に配置された各直列
回路の一端が共通に接続されたビット線と、上記複数個
の直列回路のうち同一行に配置された直列回路に対して
共通に設けられこれら各直列回路を構成するメモリセル
の各コントロールゲート電極にそれぞれ接続される行線
と、上記複数個の直列回路のうち同一列に配置された直
列回路に対して共通に設けられこれら各直列回路を構成
するメモリセルの各イレースゲート電極が共通に接続さ
れる消去線とから構成されている。

（作用）この発明の不揮発性半導体メモリでは、データの書込み
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ層込み時に
は書込みデータに応じた電圧がビット線に印加される。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をＥ２　ＰＲＯＭ　（以下、単にメモ
リと称する〉に実施した場合のメモリセルアレイ部分の
等価回路図である。図において、１０はそれぞれメモリ
セル１１が４回置列接続されて構成された直列回路であ
る。これら各直列回路１０内の各メモリセル１１は、そ
れぞれソース、ドレイン領域、このソース、ドレイン領
域間のチャネル領域上に設けられたフローティングゲー
ト電極、このフローティングゲート電極と重なるように
設けられたイレースゲート電極及びコントロールゲート
電極とからなり、電気的にデータ消去が可能な不揮発性
トランジスタで構成されている。またこれら直列回路１
０は行列状に複数個配置されており、各直列回路１０の
一端は複数のビット線１２１．・・・１２、のいずれか
に接続されており、他端はそれぞれ０■の電圧が印加さ
れる複数の接地［１３，、・・・１３Ｍのいずれかに接
続されている。また、直列回路１０内の各４個のメモリ
セル１１のコントロールゲート電極は各４本の行線１４
．　、　、１４２１　、・・・′１４４．〜１４１　Ｍ
、　１４２　Ｍ、・・・１４４Ｍのそれぞれに接続され
ており、これら各４本の行線１４．　、１４２　。

・・・１４４は図中の横方向である行方向に配置された
複数の直列回路１０に対して共通に配゛線されている。

−さらに、同一列に配置された各直列回路１０内の各メ
モリセル１１のイレースゲート電極は消去線１５１゜・
・・１５．のいずれか１本に共通に接続されている。

このような回路構成のメモリを実際に半導体チップ上に
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示し、第２図中のＩ−Ｉ’線に沿
った断面構造を第３図の断面図に、第２図中のｕ−ｍ’
線に沿った断面構造を第４図の断面図にそれぞれ示す。

このメモリは基板２０として例えばＰ型シリコン半導体
基板が使用される。この基板２０の表面領域には上記各
直列回路１０を構成する４個のメモリセル１１のソース
。

ドレイン領域となるＮ中型領域２１がそれぞれ分離して
形成されている。そして第２図中、最上部及び最下部に
それぞれ位置するＮ＋型領領域２１Ａ２１Ｂはそれぞれ
互いに隣合う直列回路１０で共通にされており、これら
Ｎ＋型領領域２１Ａ　２１Ｂは前記接地［１１３として
使用される。さらに上記Ｎ＋型領１１２１Ａと２１Ｂと
の中間に位置する各Ｎ＋型壜域２ＩＣには、それぞれコ
ンタクトホール２２を介して例えばアルミニュームで構
成された金属配線２３が接続されている。これらの金属
配線２３はそれぞれ前記ビット線１２として使用される
。また、各Ｎ＋梨型領域１相互間には、絶縁膜を介して
第１１！１目の多結晶シリコン層で構成され、電気的に
浮遊状態にされた電極２４が形成されている。これらの
電極２４は各メモリセル１１のフローティングゲート電
極を構成している。さらに第２図中、横方向に配置され
た複数の電極２４上に渡って第３層目の多結晶シリコン
層で構成された電極２５が絶縁膜を介して形成されてい
る。これらの電極２５は各メモリセル１１のコントロー
ルゲート電極と行線１４を構成している。ざらに各列に
配置された直列回路１０の相互間には第２１！Ｊ目の多
結晶シリコン層で構成された電極２６が絶縁膜を介して
形成されており、この電極２６は上記第１層目の多結晶
シリコン層で構成された各電極２４の一部と重なってい
る。この電極２６は各メモリセル１１のイレースグート
電極と消去線１５を構成している。

すなわち、このメモリは直列接続されたそれぞれ４ｖＡ
のメ・モリセル１１で各直列回路１０を構成し、各直列
回路１０の一端を金属配線２３からなるビット線１２に
接続し、他端をＮ＋型領領域２１Ａしくは２１Ｂからな
る接地１ｉ１１３に接続し、各メモリセル１１のコント
ロールゲート電極を電＃／ｆＡ２５で構成された行線１
４に接続すると共に各メモリセル１１のイレースゲート
電極を消去線１５に接続するようにしたものである。

第５図は上記実施例のメモリを周辺回路と共に示す全体
の構成を示す回路図である。上記ビット線１２は列デコ
ーダ１６に接続されており、各４本の行線１４１　、１
４２　、・・・１４４はそれぞれ複数の行デコーダ１１
１〜１７Ｍのうち対応するものに接続されている。これ
ら各行デコーダ１７１〜１７Ｍには、外部から供給され
る通常のＭＢ’Ｒ圧Ｖｃｃ及び高電圧Ｖｐｐそれぞれを
昇圧する昇圧回路１８からの昇圧電圧が供給される。ま
た、上記消去線１５は消去電圧発生回路１９に接続され
ている。

ここで例えば通常のｗａｉｔ圧Ｖｃｃは５Ｖに、ａ電圧
Ｖｐｐは１２．５Ｖにされており、昇圧回路１７からの
昇圧電圧は５■〜１０Ｖの範囲と２０Ｖにされている。

また、消去電圧発生回路１９は高電圧Ｖｐｐから２０Ｍ
程度の消去電圧を発生し、消去［１１５に選択的に出力
する。

次に上記構成でなるメモリの動作を説明する。

まず、データ読出し時の動作を第６図のタイミングチャ
ートを用いて説明する。このときは選択すべきセルを含
む直列回路１０に接続されている４本の行線１４がその
ときのアドレスに対応した一つの行デコーダ１７の出力
により、選択セルのコントロールゲート電極が接続され
ている行線のみに２Ｖ〜５ｖの範囲の電圧が印加され、
残り３本の行線には昇圧回路１８からの５ｖ〜ＩＯＶの
範囲の電圧が印加される。なお、他の行デコーダ１７の
出力は全てＯｖにされている。ここで例えば、選択すべ
きセルを含む直列回路１０がビット線１２１と４本の行
線１４１１〜１４４１に接続されたものであり、かつ選
択すべきセルが行１ｔ１１ｔｚｔに接続されたものであ
るとき、行デコーダ１１１の出力により４本の行１１１
１４ｔ　１〜１４４１　ウチ行線１４２　ｔ　（７）ミ
Ｇｃ２Ｖ〜５ｖの範囲の電圧が印加され、残り３本の行
線には５ｖ〜１０Ｖの範囲の電圧が印加される。ここで
、各メモリセル１１は予めデータの害込みモード動作時
の書込み状態に応じてそれぞれ閾値電圧が設定されてお
り、上記２Ｖ〜５■の範囲の定圧は例えば消去状態のま
まのセルの低い閾値電圧よりも高くかつ例えば“１″が
書込まれた後の高い閾ｖａ電圧よりも低い電圧であり、
上記５Ｖ〜１０Ｖの範囲の電圧は“１″が書込まれた後
の高い閾値電圧よりも充分に高い電圧である。従って、
このような電圧が４本の行線１４１１〜１４４１に印加
されることにより、行線１４２１を除く３本の行線１４
１１　、１４３１　、１４４１にコントロールゲート電
極が接続されている３個のメモリセル１１は充分にオン
状態になる。他方、行＄１１４２１にコントロールゲー
ト電極が接続されている選択セルはその間＊ｍ圧に応じ
てオン、オフ状態が決定される。

また、このデータ読出し時には、列デコーダ１６の出力
により対応するビット線１２１に２■の読み出し電圧が
印加される。ここで上記選択セルの閾値電圧が低くされ
ており、前記行線１４２１の電圧でオン状態にされるな
らば、ビットＪｉｌ１２ｔに印加された２Ｖの読み出し
電圧は上記直列回路１０を介してＯＶの接地線１３１に
放電される。他方、上記選択セルの閾値電圧が高くされ
ており、前記行線１４２１の電圧が印加されてもオフ状
態のままであるならば、ビット線１２１に印加された２
■の読み出し電圧はそのまま維持される。このようにビ
ット１１１２の電圧は選択セルの閾１ｉＩＩＮ圧の高低
に応じて異なり、その電位差をビット＄３１２に接続さ
れている図示しないセンスアンプ回路で増幅することに
より、論理的な１１１１．１“０゛′の判定を行なう。

なお、このデータ読出し時に非選択セルが接続された行
線１４に印加される電圧は通常、８Ｖ程度に設定するこ
とが特性上及び信頼性上から望ましい。

次にデータ書込み時の動作を第７図のタイミングチャー
トを用いて説明する。このときは、一つの行デコーダ１
７のデコード出力により、選択すべきセルを含む直列回
路１０に接続されている４本の行線１４のうち、選択セ
ルのコントロールゲート電極が接続されている行線のみ
に上記昇圧回路１８からの１０■の昇圧電圧が印加され
、残り３本の行線には２０Ｖの昇圧電圧が印加される。

なお、他の各行デコーダ１７の出力は全てＯｖにされて
いる。

ここで例えば上記データ読出しの時と同様に、選択すべ
きセルを含む直列回路１０がビット線１２．と４本の行
線１４１１〜１４４１に接続されたものであり、かつ選
択すべきセルが行？！１４２ｔに接続されたものである
とすると、４本の行＄９！１４ｔ　ｔ〜１４４１うち行
線１４２１のみに行デコーダ１７１からの１０Ｖの電圧
が印加され、残り３本の行線には２０Ｖの電圧が印加さ
れる。また、このデータ書込み時では対応するビット［
１２１には列デコーダ１６から出力され、そのときの書
込みデータに基づいて異なる２種類の電圧が印加される
。例えば１１１１１のデータを書込む場合にはＩＯＶの
電圧が、他方、′０”のデータを書込む場合にはＯＶの
電圧がビット線１２．に印加される。

ここで行線１４２１を除く３本の行線１４１１　。

１４３　、　、１４．　、に印加された２０Ｖの電圧が
コントロールゲート電極に供給される３個のメモリセル
１１はそれぞれ３極管動作するため、選択セルのソース
、ドレイン領域にはビット線１２１　と接地線１３１そ
れぞれの電圧がほぼそのまま印加される。

このとき、ビット線１２１に１０Ｖの電圧が印加されて
いるならば、上記選択セルのソース領域からドレイン領
域に向かって電子が走行する。そして、特にドレイン領
域の近傍に生じる空乏層に電界が集中し、これにより電
子が加速されて前記第３図中の基板２０の表面から絶縁
膜のエネルギー障壁を越えるに十分なエネルギーが与え
られる。このような電子はホット・エレクトロンと呼ば
れ、この電子は１０■の高電圧に設定されている選択セ
ルのコントロールゲートＮｇに引かれて７０−ティング
ゲート電極に飛び込み、ここに捕獲される。

この結果、選択セルのフローティングゲート電極が負に
帯電し、閾値電圧が上昇して高くなる。他方、ビット線
１２１に０■の電圧が印加されているならば、上記のよ
うな電子の走行は発生せず、閾値電圧は元の低い状態の
ままである。このようにして１個のセル毎にデータの書
込みが行われる。

次にデータ消去時の動作を説明する。すなわち、データ
の消去は第８図のタイミングチャートに示すように、全
ての行ｔｓ１４及びビット線１２が列デコーダ１６及び
行デコーダ１７の出力により０■に設定され、かつ全て
の消去線１５が消去電圧発生回路１９からの出力により
２５Ｖの高電圧に設定される。

これにより各セルのイレースゲート電極に２５Ｖの高電
圧が印加され、これにより各セルのフローティングゲー
ト電極とイレースゲート電極との間にフィールド・エミ
ッションと呼ばれる電界放出が生じ、フローティングゲ
ート電極に蓄積されて　５いた電子がイレースゲート電
極に放出される。この結果、各セルの８値電圧は初期状
態と同様に低い状態に戻り、全セルの一括消去が行われ
る。

このように上記実施例のメモリでは１ビツト毎のデータ
の読出し及び自込みと全セル一括してデータ消去を行な
うことができる。しかもメモリセルアレイを構成するに
当り、従来では１ビツト毎に１本のビット線、消去線を
必要としていたが、上記実施例の場合には４個のメモリ
セルを直列接続して使用することにより４個のセルに対
し１本のビット線、消去線で済む。このため、配線本数
を従来よりも大幅に削減することができる。しかも、セ
ルをビット線と接続するためのコンタクトは４個のセル
に対して１個のみ設ければよい。このため、上記実施例
のメモリではセルの高集積化を容易に実現することがで
きる。また、コンタクトの数が削減されることにより、
製造歩留りの大幅な向上も期待できる。

なお、この発明は上、記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例において、データ読出し時に４本の行線１
４のうち選択セルが接続された行線のみに２ｖ〜５■の
範囲の電圧を印加し、残り３本の行線には５■〜１０Ｖ
の範囲の電圧を印加する場合について説明したが、これ
はメモリセル１１の“１１！　、　　４１　Ｑ　ＩＩに
対応した閾ｌＩＮ圧に応じて設定されるべきである。ま
た、ビットｔａ１２に印加される２■の読出し電圧も必
要に応じて変えることができる。なお、この読出し電圧
は、いわゆるソフトライト瑛象（読出しモード時に８け
る弱い書込み）を抑制するためにはできるだけ低く設定
することが好ましい。

さらに上記実施例において、データ書込み時に４本の行
線１４のうち選択セルが接続された行線のみに１０Ｖの
電圧を印加し、残り３本の行線には２０Ｖの電圧を印加
する場合について説明したが、これは選択セルのフロー
ティングゲート電極に十分な量の電子が注入され、かつ
非選択セルが３極管動作するような高い電圧であればよ
い。

また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路１０を構成する場合について説明したが
、゛これは２個以上であればよく、４個の他に８個もし
くは１６個、３２個等の数のメモリセルを直列接続して
使用するようにすればより配線本数の削減が実現できる
。例えば、８個のメモリセルを直列接続して直列回路１
０を構成すると集積度は従来メモリの２倍以上向上する
。また、集積度の向上に伴い、価格の大幅な低減が実現
される。

また、上記実流例では各セルのコントロール電極及び行
線１４として使用される第２図中の電極２５を多結晶シ
リコンで構成する場合について説明したが、これはその
他に高融点金属シリサイド、例えばチタン・シリサイド
、モリブデン・シリサイド等や、高融点金属のみで構成
するようにしてもよい。

また、上記実流例ではデータの消去を全セル一括して行
なう場合について説明したが、これは列毎に消去するよ
うにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、配線の本数とビ
ット線に対するコンタクトの数を削減す゛ることにより
メモリセルの高１！積化が実現できる不揮発性半導体メ
モリを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は従
来メモリのメモリセルアレイ部分の等価回路図である。１０・・・直列回路、１１・・・メモリセル、１２・・
・ビット線、１３・・・接地線、１４・・・行線、１５
・・・消去線、１６・・・列デコーダ、１７・・・行デ
コーダ、１８・・・昇任回路、１９・・・消去電圧発生
回路、２０・・・基板、２１．２１Ａ、　２１３．２Ｉ
Ｃ・・・Ｎ＋型領領域２２・・・コンタクトホール、２
３・・・金属配線、２４．２５．２６・・・電極。出願人代理人　弁・埋土　鈴江武彦第　１　図全ヱ材１謀　　　　　　　　　　　　　０＼第８　図第９図

Claims

【特許請求の範囲】　それぞれコントロールゲート電極、フローティングゲ
ート電極及びイレースゲート電極を有し電気的にデータ
消去が行われる不揮発性トランジスタからなるメモリセ
ルが２個以上直列接続されかつ行列状に配置された複数
個の直列回路と、上記複数個の直列回路のうち同一列に
配置された各直列回路の一端が共通に接続されたビット
線と、上記複数個の直列回路のうち同一行に配置された直列回
路に対して共通に設けられこれら各直列回路を構成する
メモリセルの各コントロールゲート電極にそれぞれ接続
される行線と、上記複数個の直列回路のうち同一列に配置された直列回
路に対して共通に設けられこれら各直列回路を構成する
メモリセルの各イレースゲート電極が共通に接続される
消去線とを具備したことを特徴とする不揮発性半導体メモリ。