JPS63268263A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63268263A JPS63268263A JP62102411A JP10241187A JPS63268263A JP S63268263 A JPS63268263 A JP S63268263A JP 62102411 A JP62102411 A JP 62102411A JP 10241187 A JP10241187 A JP 10241187A JP S63268263 A JPS63268263 A JP S63268263A
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- JP
- Japan
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- groove
- resistance
- oxide film
- semiconductor substrate
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高い抵抗を有する半導
体装置に関する。
体装置に関する。
従来、半導体装置に使用している高抵抗は、半導体基板
と導電型の異なる不純物をイオン注入もしくは熱拡散を
使って表面に拡散し形成した不純物領域や多結晶半導体
層に不純物を導入したもの等からなる。
と導電型の異なる不純物をイオン注入もしくは熱拡散を
使って表面に拡散し形成した不純物領域や多結晶半導体
層に不純物を導入したもの等からなる。
＝１−
〔発明が解決しようとする問題点〕
上述した従来の半導体装置の高抵抗は、一方ではイオン
注入したりあるいは熱拡散して形成するが、その時の抵
抗値は〔（抵抗領域のシート抵抗ρ５）×（抵抗領域の
長さ）／（抵抗領域の幅）〕で得られるので、高抵抗を
高精度（例えば±３０％以内）で安定して得る為には抵
抗幅をあまり狭くできないため広い面積が必要となり、
集積度の向上の大きな障害となっていた。
注入したりあるいは熱拡散して形成するが、その時の抵
抗値は〔（抵抗領域のシート抵抗ρ５）×（抵抗領域の
長さ）／（抵抗領域の幅）〕で得られるので、高抵抗を
高精度（例えば±３０％以内）で安定して得る為には抵
抗幅をあまり狭くできないため広い面積が必要となり、
集積度の向上の大きな障害となっていた。
他方、不純物を含んだ多結晶半導体層を高抵抗とする場
合にも、上述の拡散による高抵抗よりも比較的小さな面
積にはできるものの、抵抗値の精度は非常に悪く±５０
％〜±２００％以上にもばらついて高精度の高抵抗には
使えないという欠点がある。
合にも、上述の拡散による高抵抗よりも比較的小さな面
積にはできるものの、抵抗値の精度は非常に悪く±５０
％〜±２００％以上にもばらついて高精度の高抵抗には
使えないという欠点がある。
本発明の半導体装置は、−導電型の半導体基板表面に設
けた溝の表面に形成した反対導電型の不純物層からなる
抵抗を有して成る。
けた溝の表面に形成した反対導電型の不純物層からなる
抵抗を有して成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この実施例は、Ｎ型の半導体基板１表面に形成した溝表
面にＰ型の不純物層からなる抵抗領域２を設け、溝表面
に酸化膜３を設けた後溝を充填するノンドープの多結晶
シリコン層４を設け、この溝に直角に交わる他のトリミ
ング用溝を設け、半導体基板１表面にＰ型の不純物層か
らなるコンタクト領域５を設け、更にコンタクト用窓を
有する酸化膜６で覆いその上にＡＪ？配線８ａ及び８ｂ
を設けている。
面にＰ型の不純物層からなる抵抗領域２を設け、溝表面
に酸化膜３を設けた後溝を充填するノンドープの多結晶
シリコン層４を設け、この溝に直角に交わる他のトリミ
ング用溝を設け、半導体基板１表面にＰ型の不純物層か
らなるコンタクト領域５を設け、更にコンタクト用窓を
有する酸化膜６で覆いその上にＡＪ？配線８ａ及び８ｂ
を設けている。
第２図（ａ）及び（ｂ）はそれぞれ本発明の半導体装置
の製造方法の一実施例を説明するための平面図及びＡ−
Ａ′線断面図である。
の製造方法の一実施例を説明するための平面図及びＡ−
Ａ′線断面図である。
この実施例は、先ず、Ｎ型の半導体基板１表面に溝を形
成し溝表面に熱拡散によりＰ型の不純物層からなる抵抗
領域２を形成する。次に、溝表面に酸化膜３を形成した
後溝内をノンドープの多結晶シリコン層４で充填する。
成し溝表面に熱拡散によりＰ型の不純物層からなる抵抗
領域２を形成する。次に、溝表面に酸化膜３を形成した
後溝内をノンドープの多結晶シリコン層４で充填する。
次に、表面に抵抗領域２を形成した溝に直交するトリミ
ング溝７をイオンエツチングにより形成し抵抗値を所定
の値にトリミングした後トリミング溝７表面に酸化膜を
形成すると共にノンドープの多結晶シリコン層で充填す
る。次に、Ｐ型の不純物層からなるコンタクト領域５を
半導体基板１表面に形成した後酸化膜６で覆い更にコン
タクト用窓を開口する。最後に、Ａ！配線８ａ及び８ｂ
を形成すれば、第１図に示す半導体装置ができる。
ング溝７をイオンエツチングにより形成し抵抗値を所定
の値にトリミングした後トリミング溝７表面に酸化膜を
形成すると共にノンドープの多結晶シリコン層で充填す
る。次に、Ｐ型の不純物層からなるコンタクト領域５を
半導体基板１表面に形成した後酸化膜６で覆い更にコン
タクト用窓を開口する。最後に、Ａ！配線８ａ及び８ｂ
を形成すれば、第１図に示す半導体装置ができる。
第３図は本発明の第２の実施例の断面図である。
この実施例ば面方位（１００）のＮ型の半導体基板１′
表面に結晶軸依存性の異方性エツチング等により形成し
なＶ形の溝を設け、溝側面にＰ型の不純物層からなる抵
抗領域２′を設け、溝側面に酸化膜３′を形成した後溝
を充填するノンドープの多結晶シリコン層４′を設け、
第１の実施例同様、トリミング用溝を形成して抵抗値を
所定の値にした後トリミング用溝表面を酸化膜で覆いか
つノンドープの多結晶シリコン層で充填し、更にＰ型の
コンタクト領域５′、コンタクト用窓を備えた酸化膜６
′及びＡ！配線８ｂ’を順次設けている。
表面に結晶軸依存性の異方性エツチング等により形成し
なＶ形の溝を設け、溝側面にＰ型の不純物層からなる抵
抗領域２′を設け、溝側面に酸化膜３′を形成した後溝
を充填するノンドープの多結晶シリコン層４′を設け、
第１の実施例同様、トリミング用溝を形成して抵抗値を
所定の値にした後トリミング用溝表面を酸化膜で覆いか
つノンドープの多結晶シリコン層で充填し、更にＰ型の
コンタクト領域５′、コンタクト用窓を備えた酸化膜６
′及びＡ！配線８ｂ’を順次設けている。
以上説明したように本発明は、−導電型の半導体基板表
面に形成した溝表面の反対導電型の不純物層を抵抗領域
とすることにより、従来技術による抵抗よりも面積が１
／２〜１／４程度と小さくできると共に高抵抗の精度が
従来±５０％〜±２００％であったものが±３０％程度
に改善できるという効果がある。
面に形成した溝表面の反対導電型の不純物層を抵抗領域
とすることにより、従来技術による抵抗よりも面積が１
／２〜１／４程度と小さくできると共に高抵抗の精度が
従来±５０％〜±２００％であったものが±３０％程度
に改善できるという効果がある。
また、本発明による抵抗を直列に接続することにより、
従来拡散抵抗では不可能であったＩＭΩ前後の超高抵抗
が実現できて、集積回路の性能が飛躍的に向上するとい
う効果もある。
従来拡散抵抗では不可能であったＩＭΩ前後の超高抵抗
が実現できて、集積回路の性能が飛躍的に向上するとい
う効果もある。
第１図は本発明の第１の実施例の断面図、第２図（ａ）
及び（ｂ）は本発明の半導体装置の製＝５− 遣方法の一実施例を説明するための平面図及びＡ−Ａ’
線断面図、第３図は本発明の第２の実施例の断面図であ
る。 １．１′・・・半導体基板、２，２′・・・抵抗領域、
３．３′・・・酸化膜、４．４′・・・多結晶シリコン
層、５．５′・・・コンタクト領域、６．６′・・・酸
化膜、７−）リミング用溝、８ａ、８ａ’ 、 ８ｂ。 ８ｂ’・・・Ａ！配線。 −６＝
及び（ｂ）は本発明の半導体装置の製＝５− 遣方法の一実施例を説明するための平面図及びＡ−Ａ’
線断面図、第３図は本発明の第２の実施例の断面図であ
る。 １．１′・・・半導体基板、２，２′・・・抵抗領域、
３．３′・・・酸化膜、４．４′・・・多結晶シリコン
層、５．５′・・・コンタクト領域、６．６′・・・酸
化膜、７−）リミング用溝、８ａ、８ａ’ 、 ８ｂ。 ８ｂ’・・・Ａ！配線。 −６＝
Claims (1)
- 一導電型の半導体基板表面に設けた溝の表面に形成した
反対導電型の不純物層からなる抵抗を有する半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102411A JPS63268263A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102411A JPS63268263A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268263A true JPS63268263A (ja) | 1988-11-04 |
Family
ID=14326697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62102411A Pending JPS63268263A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621764B1 (ko) * | 2000-07-05 | 2006-09-07 | 삼성전자주식회사 | 반도체소자의 부하저항 형성방법 |
| DE10112783B4 (de) * | 2000-03-16 | 2011-02-24 | DENSO CORPORATION, Kariya-shi | Halbleiteranordnung mit einem Leistungs-MOSFET und einem Widerstandselement |
-
1987
- 1987-04-24 JP JP62102411A patent/JPS63268263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10112783B4 (de) * | 2000-03-16 | 2011-02-24 | DENSO CORPORATION, Kariya-shi | Halbleiteranordnung mit einem Leistungs-MOSFET und einem Widerstandselement |
| KR100621764B1 (ko) * | 2000-07-05 | 2006-09-07 | 삼성전자주식회사 | 반도체소자의 부하저항 형성방법 |
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