JPS5891673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5891673A JPS5891673A JP56189078A JP18907881A JPS5891673A JP S5891673 A JPS5891673 A JP S5891673A JP 56189078 A JP56189078 A JP 56189078A JP 18907881 A JP18907881 A JP 18907881A JP S5891673 A JPS5891673 A JP S5891673A
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- layer
- forming
- epitaxial
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法、詳しくはノ（イボー
ラ・トランジスタの製造方法に関するものである。
ラ・トランジスタの製造方法に関するものである。
従来のバイポーラ・トランジスタの製造方法を、ｎｐｎ
型を例にとシ第１図を参照して説明する。
型を例にとシ第１図を参照して説明する。
第１図囚において、１は１０”Ｃ１１−’と高ｌ１１１
ＬのＮ屋シリコン基板であ）、まず、このシリーン基版
１０表面に、コレクタとなる比較的濃度の薄いＮ屋エピ
タキシャル層２を約１５−厚く形成する。
ＬのＮ屋シリコン基板であ）、まず、このシリーン基版
１０表面に、コレクタとなる比較的濃度の薄いＮ屋エピ
タキシャル層２を約１５−厚く形成する。
そして、このエピタキシャル層２の表面にシリコン酸化
膜３を形成した後、活性領域（トランジスタを形成する
領域）４における前記シリコン酸化膜３をエツチング除
去する。
膜３を形成した後、活性領域（トランジスタを形成する
領域）４における前記シリコン酸化膜３をエツチング除
去する。
次に、前記シリコン酸化膜３が除去され九部分よυ、ボ
ロンなどのＰｍ不純物を拡散するととによシ、第１ ａ
ｉｌｌ＠に示すようＫＰ型拡散層（ベース）５をエピタ
キシャル層２に形成する。なお、拡散を酸化雰囲気で行
うことＫよ）、Ｐ厘拡散層５０表面はシリコン酸化膜６
で覆われることになる。
ロンなどのＰｍ不純物を拡散するととによシ、第１ ａ
ｉｌｌ＠に示すようＫＰ型拡散層（ベース）５をエピタ
キシャル層２に形成する。なお、拡散を酸化雰囲気で行
うことＫよ）、Ｐ厘拡散層５０表面はシリコン酸化膜６
で覆われることになる。
次に、そのシリコン酸化膜６の一部を除去して、第１図
ゆに示すように開口部７を形成する。そして、その開口
部７からヒ素を九はリンなどのｎｌｌｌｌ不純音物散す
ることによ）、同第１図（Ｑに示すようＫｎ型拡散層（
エンツタ）８をＰｆｉ拡散層５内に形成する。
ゆに示すように開口部７を形成する。そして、その開口
部７からヒ素を九はリンなどのｎｌｌｌｌ不純音物散す
ることによ）、同第１図（Ｑに示すようＫｎ型拡散層（
エンツタ）８をＰｆｉ拡散層５内に形成する。
最後に、図示しないが、ベース、エミッタ、コレクタ電
極を形成することにより、ｎｐｎ型トランジスタが完成
する。
極を形成することにより、ｎｐｎ型トランジスタが完成
する。
以上のような従来の方法では、ベースの深さやキャリア
濃度が、エピタキシャル層２の濃度、ｐ朦およびｎ型拡
散層５，８の深さや濃度に敏感に依存する。しかし、ｐ
ｍおよびｎ型拡散層５，８の深さや濃度は正確に制御す
ることが困難である。
濃度が、エピタキシャル層２の濃度、ｐ朦およびｎ型拡
散層５，８の深さや濃度に敏感に依存する。しかし、ｐ
ｍおよびｎ型拡散層５，８の深さや濃度は正確に制御す
ることが困難である。
したがって、従来の方法では安定な特性のバイポーラ・
トランジスタを得ることができなかった。
トランジスタを得ることができなかった。
この発明は上記の点に艦みなされたもので、安定な特性
のバイポーラ・トランジスタを製造することのできる半
導体装置の製造方法を提供することを目的とする。
のバイポーラ・トランジスタを製造することのできる半
導体装置の製造方法を提供することを目的とする。
以下この発明の実施例を、ｎｐｎ型を例にとり第２図を
参照して説明する。
参照して説明する。
第２図（４）において、１１は高濃度に不純物をドープ
しｆＩ−Ｎ型シリコン基板（半導体基板）であ〕、まず
、このシリコン基板１１の表面Ｋ、気相エピタキシャル
法またはモレキュラービームエピタキシャル法門どによ
シ、基板１１と同じ導ｔｍの不純物を含んだエピタキシ
ャル層１２を形成する。
しｆＩ−Ｎ型シリコン基板（半導体基板）であ〕、まず
、このシリコン基板１１の表面Ｋ、気相エピタキシャル
法またはモレキュラービームエピタキシャル法門どによ
シ、基板１１と同じ導ｔｍの不純物を含んだエピタキシ
ャル層１２を形成する。
この場合、エピタキシャル層１２の不純物は、エピタキ
シャル層１２０表面で高濃度、基板１１１Ｉｉｌで低濃
度の第３図（２）に示すような分布をもたせる。
シャル層１２０表面で高濃度、基板１１１Ｉｉｌで低濃
度の第３図（２）に示すような分布をもたせる。
これは、特に、モレキュラービームエピタキシャル法に
より容易に実現できる。
より容易に実現できる。
次に、エピタキシャル層１２０表面所定の領域に、第２
図（６）に示すようにシリコン酸化膜（第１の膜）１３
を形成する。このシリコン酸化膜１３は、後のイオン打
込み工程において、そのシリコン酸化膜１３下のエピタ
キシャル層１２の導電型が変わらないような充分な厚さ
でもって形成される。しかる後、同じく第２図＠に示す
ように、エピタキシャル層１２の露出表両に、エミッタ
形成領域１４を除いてシリコン酸化膜（第２の膜）１５
を形成する。このシリコン酸化膜１５は、後のイオン打
込み工１１において、打込まれた不純物の濃度が、その
シリコン酸化膜１５とエピタキシャル層１２の界面より
若干エピタキシャル層１２側で最大となるよりな膜厚を
もって形成される。
図（６）に示すようにシリコン酸化膜（第１の膜）１３
を形成する。このシリコン酸化膜１３は、後のイオン打
込み工程において、そのシリコン酸化膜１３下のエピタ
キシャル層１２の導電型が変わらないような充分な厚さ
でもって形成される。しかる後、同じく第２図＠に示す
ように、エピタキシャル層１２の露出表両に、エミッタ
形成領域１４を除いてシリコン酸化膜（第２の膜）１５
を形成する。このシリコン酸化膜１５は、後のイオン打
込み工１１において、打込まれた不純物の濃度が、その
シリコン酸化膜１５とエピタキシャル層１２の界面より
若干エピタキシャル層１２側で最大となるよりな膜厚を
もって形成される。
次Ｋ、エピタキシャル層１２の導電型と反対導電型の不
純物、たとえばボロンのイオン打込みを、１５０ Ｋ＠
Ｖ程度の高圧で行う。このイオン打込みを行うと、エミ
ッタ形成領域１４においては１工ピタキシヤル層１２の
不純物とイオン打込みによる不純物（Ｂ：ボロン）とが
第３図＠に示すような濃度プロファイルをもつ。したが
って、エイツタ形成領域１４においては、エピタキシャ
ル層１２内の所定深さに第２図働に示すように反転層１
６が形成される。一方、シリコン酸化膜１５を有する部
分においては、そのシリコン酸化膜１５の存在によ）、
その直下においてボロンの濃度が最大となる。したがっ
て、シリコン酸化膜１５を有する部分においては、シリ
コン酸化膜１５の直下Ｋ。
純物、たとえばボロンのイオン打込みを、１５０ Ｋ＠
Ｖ程度の高圧で行う。このイオン打込みを行うと、エミ
ッタ形成領域１４においては１工ピタキシヤル層１２の
不純物とイオン打込みによる不純物（Ｂ：ボロン）とが
第３図＠に示すような濃度プロファイルをもつ。したが
って、エイツタ形成領域１４においては、エピタキシャ
ル層１２内の所定深さに第２図働に示すように反転層１
６が形成される。一方、シリコン酸化膜１５を有する部
分においては、そのシリコン酸化膜１５の存在によ）、
その直下においてボロンの濃度が最大となる。したがっ
て、シリコン酸化膜１５を有する部分においては、シリ
コン酸化膜１５の直下Ｋ。
前記所定深さの反転層１６と連続して反転層１６が形成
される。そして、これら反転層１６がベースとなる。一
方、エミッタ形成領域１４におけるエピタキシャル層１
２の表面部は導電型が変わらず、この部分がエミッタ領
域１７となる。
される。そして、これら反転層１６がベースとなる。一
方、エミッタ形成領域１４におけるエピタキシャル層１
２の表面部は導電型が変わらず、この部分がエミッタ領
域１７となる。
したがって、前記イオン打込みを終了することＫよ）、
第２図（Ｑの直−■線において第３図（Ｑの不純物濃度
プロファイルを有するｎｐｎ型トランジスタが完成した
ことになる。第３図（（’Ｉにおいて、１７′はエミッ
タ領域１７ 、１６’はベース領域、１８はコレクタ領
域である。
第２図（Ｑの直−■線において第３図（Ｑの不純物濃度
プロファイルを有するｎｐｎ型トランジスタが完成した
ことになる。第３図（（’Ｉにおいて、１７′はエミッ
タ領域１７ 、１６’はベース領域、１８はコレクタ領
域である。
なお、エミッタ領域１７の表面を高濃度にしたい場合は
、ボロンのイオン打込み後、シリコン酸化膜１５下の反
転層１６が再反転しないような条件で、ヒ素などをイオ
ン打込みすればよい。
、ボロンのイオン打込み後、シリコン酸化膜１５下の反
転層１６が再反転しないような条件で、ヒ素などをイオ
ン打込みすればよい。
以上の実施例から明らかなように、この発明の方法にお
いては、半導体基板上に形成されるエビタキシャル層を
所定の不純物濃度プロファイルとした上で、１度のイオ
ン打込みＫよ〕バイポーラ・トランジスタ構造を得る。
いては、半導体基板上に形成されるエビタキシャル層を
所定の不純物濃度プロファイルとした上で、１度のイオ
ン打込みＫよ〕バイポーラ・トランジスタ構造を得る。
この方法によれば、ペースの深さやキャリア濃度が、エ
ピタキシャル層の不純物分布およびイオン打込み条件に
よって決まるが、これらは正確に制御できる。したがっ
て、安定したバイポーラ・トランジスタを製造すること
が可能となる。また、ベースの厚みや濃度プロファイル
は、エピタキシャル層の基板側での不純物濃度を変える
ことや、表面側での高盪度部の厚みを変えることＫよル
、自由に正確に制御できる。そして、このような効果を
有する、この発明の方法は、バイポーラＬＳＩの製作に
利用できるものである。なお、実施例では、ｎＰｎｌｔ
を例にとシ説明したが、同様にしてＰｎＰｍのバイポー
ラ・トランジスタを製造できることはいうまでもない。
ピタキシャル層の不純物分布およびイオン打込み条件に
よって決まるが、これらは正確に制御できる。したがっ
て、安定したバイポーラ・トランジスタを製造すること
が可能となる。また、ベースの厚みや濃度プロファイル
は、エピタキシャル層の基板側での不純物濃度を変える
ことや、表面側での高盪度部の厚みを変えることＫよル
、自由に正確に制御できる。そして、このような効果を
有する、この発明の方法は、バイポーラＬＳＩの製作に
利用できるものである。なお、実施例では、ｎＰｎｌｔ
を例にとシ説明したが、同様にしてＰｎＰｍのバイポー
ラ・トランジスタを製造できることはいうまでもない。
第１図は従来のバイポーラ・トランジスタの製造方法を
示す断面図、第２図はこの発明の半導体装置の製造方法
の実施例を示す断面図、第３図は不純物の濃度プロファ
ーイルを示す図である。 １１・・・シリコン基板、１２・・・エピタキシャル層
、１３・・・シリコン酸化膜、１４・・・エミッタ形成
領域、１５・・・シリコン酸化膜、１６・・・反転層、
１７・・・エミッタ領域。 特許出願人 沖電気工業株式会社 第 １ｆ！１ 第２図 第 ３ （Ａ） ｊ業さ
示す断面図、第２図はこの発明の半導体装置の製造方法
の実施例を示す断面図、第３図は不純物の濃度プロファ
ーイルを示す図である。 １１・・・シリコン基板、１２・・・エピタキシャル層
、１３・・・シリコン酸化膜、１４・・・エミッタ形成
領域、１５・・・シリコン酸化膜、１６・・・反転層、
１７・・・エミッタ領域。 特許出願人 沖電気工業株式会社 第 １ｆ！１ 第２図 第 ３ （Ａ） ｊ業さ
Claims (1)
- 半導体基板の表面に、その基板と同じ導電型の不純物で
所定の濃度プレファイルを有するエピタキシャル層を形
成する工程と、そのエピタキシャル層の表面所定の領域
に、後のイオン打込みにおいてエピタキシャル層の導電
型が変わらないような充分な厚みを有する第１０膜を形
成する工程と、後のイオン打込みにおいて、打込まれ九
不純物の濃度が、膜とエピタキシャル層界面よ）若干エ
ピタキシャル層側で最大となるような膜厚を有する第２
の膜を、前記エピタキシャル層の露出表面にエミッタ形
成領域を除いて形成する工程と、そのエミッタ形成領域
においてエピタキシャル層の表面部ではその導電層が変
わ、らず、所望の深さでエピタキシ斗ル層の導電層が変
わるような条件で、前記エピタキシャル層の導電層と反
対導電蓋の不純物を、前記エピタキシャル層の全面に対
してイオン打込みする工程とを具備してなる半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189078A JPS5891673A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189078A JPS5891673A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891673A true JPS5891673A (ja) | 1983-05-31 |
| JPH0132669B2 JPH0132669B2 (ja) | 1989-07-10 |
Family
ID=16234934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189078A Granted JPS5891673A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891673A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130374A (ja) * | 1974-03-30 | 1975-10-15 |
-
1981
- 1981-11-27 JP JP56189078A patent/JPS5891673A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130374A (ja) * | 1974-03-30 | 1975-10-15 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0132669B2 (ja) | 1989-07-10 |
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