JPS63271942A - シリコン表面の欠陥低減方法 - Google Patents
シリコン表面の欠陥低減方法Info
- Publication number
- JPS63271942A JPS63271942A JP62105123A JP10512387A JPS63271942A JP S63271942 A JPS63271942 A JP S63271942A JP 62105123 A JP62105123 A JP 62105123A JP 10512387 A JP10512387 A JP 10512387A JP S63271942 A JPS63271942 A JP S63271942A
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- JP
- Japan
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- hydrogen
- oxygen
- concentration
- ions
- silicon
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリコン表面の欠陥低減方法に関し、特に表面
が低欠陥で、高性能、高信頼性の半導体装置に寄与する
基板の作製方法に関する。
が低欠陥で、高性能、高信頼性の半導体装置に寄与する
基板の作製方法に関する。
従来の技術
水素を用いてシリコン表面を改質しようとする試みはＨ
２雰囲気中、９５Ｃ）℃以上で１０分間熱処理する事に
より行われている（ Ｙ、 Ｍａｔｓｕｓｈｉｔａｅｔ
ａｌ、）エクステンデド アブストラクツ オブザ
エイティーンス １９８６インターナシヨナル コンフ
ァレンス オン ソリッド ステート デバイスイズア
ンド マテリアルズ、トウキヨウ、１９８６ 、ｐｐ
５２９−５３２．）。この例によると、シリコン単結晶
をＨ２雰囲気中で、８５０℃から１１５０℃（７）間で
１０分間アニールした後、０２雰囲気中で１１００℃、
１６時間アニールし欠陥を誘起し、Ｗｒ ｉ ｇｈ ｔ
エツチングを行ってシリコン表面の欠陥を評価している
。９５０℃以上でアニールしたものは、表面に発生する
欠陥が殆んどなく、これら基板に作製したキャパシター
の耐圧は、同じ＜９５０℃を境にして向上している。又
この原因はＨ２アニールにより表面の酸素濃度が低くな
っているからである。
２雰囲気中、９５Ｃ）℃以上で１０分間熱処理する事に
より行われている（ Ｙ、 Ｍａｔｓｕｓｈｉｔａｅｔ
ａｌ、）エクステンデド アブストラクツ オブザ
エイティーンス １９８６インターナシヨナル コンフ
ァレンス オン ソリッド ステート デバイスイズア
ンド マテリアルズ、トウキヨウ、１９８６ 、ｐｐ
５２９−５３２．）。この例によると、シリコン単結晶
をＨ２雰囲気中で、８５０℃から１１５０℃（７）間で
１０分間アニールした後、０２雰囲気中で１１００℃、
１６時間アニールし欠陥を誘起し、Ｗｒ ｉ ｇｈ ｔ
エツチングを行ってシリコン表面の欠陥を評価している
。９５０℃以上でアニールしたものは、表面に発生する
欠陥が殆んどなく、これら基板に作製したキャパシター
の耐圧は、同じ＜９５０℃を境にして向上している。又
この原因はＨ２アニールにより表面の酸素濃度が低くな
っているからである。
発明が解決しようとする問題点
従来例に用いているＮ２中での高温アニール法は、水素
純ガスを８５０℃以上という高温で用いるため、危険性
が高く、その点に就いて特に考慮された装置、例えばエ
ピタキシャル用ファーネス等が必要である。又、熱的拡
散を用いているので、濃度、深さ等の制御が正確を期し
難く、従って所望の特定範囲のシリコン低欠陥層を得る
事が困難である。
純ガスを８５０℃以上という高温で用いるため、危険性
が高く、その点に就いて特に考慮された装置、例えばエ
ピタキシャル用ファーネス等が必要である。又、熱的拡
散を用いているので、濃度、深さ等の制御が正確を期し
難く、従って所望の特定範囲のシリコン低欠陥層を得る
事が困難である。
問題点を解決するだめの手段
本発明のシリコン表面の欠陥低減方法は、シリコン中に
含まれている酸素濃度（例えばＣＺ−８ｔ単結晶なら１
０ ｏｘｙｇｅｎ／にＩｄ ）に匹敵する量の水素を
イオン注入法を用いて導入した後、通常のファーネスア
ニール炉中で、Ｎ２．ｏ２もしくは希ガスを含む雰囲気
中、１ｏ○℃から１４００℃の範囲で１分から子持間熱
処理を行うものである。
含まれている酸素濃度（例えばＣＺ−８ｔ単結晶なら１
０ ｏｘｙｇｅｎ／にＩｄ ）に匹敵する量の水素を
イオン注入法を用いて導入した後、通常のファーネスア
ニール炉中で、Ｎ２．ｏ２もしくは希ガスを含む雰囲気
中、１ｏ○℃から１４００℃の範囲で１分から子持間熱
処理を行うものである。
作 用
シリコン表面層への水素導入をイオン注入によって行う
ため、低温で処理が出来、爆発等の危険は無い、又イオ
ン注入は注入イオンの濃度、深さ分布を完全に制御出来
るので、所望の範囲の低欠陥シリコン層を得る事が出来
る。又、イオン注入後の熱処理はＮ２．ｏ２もしくは希
ガス雰囲気中で行われるため、特に危険性はなく、又特
別の設備を要さない。
ため、低温で処理が出来、爆発等の危険は無い、又イオ
ン注入は注入イオンの濃度、深さ分布を完全に制御出来
るので、所望の範囲の低欠陥シリコン層を得る事が出来
る。又、イオン注入後の熱処理はＮ２．ｏ２もしくは希
ガス雰囲気中で行われるため、特に危険性はなく、又特
別の設備を要さない。
実施例
以下にシリコン基板（１ｏ○）面に水素イオンを注入し
た後、窒素雰囲気中で熱処理した本発明の一実施例につ
いて第１図〜第４図を用いて説明する。図において、２
はチョクラルスキー法などで形成されたシリコン単結晶
であり、不純物として酸素を高濃度（例えば１ｘ １０
ｏｘｙｇｅｎ／ｃｄ）に含有している。４の点々は
含有酸素を示している。
た後、窒素雰囲気中で熱処理した本発明の一実施例につ
いて第１図〜第４図を用いて説明する。図において、２
はチョクラルスキー法などで形成されたシリコン単結晶
であり、不純物として酸素を高濃度（例えば１ｘ １０
ｏｘｙｇｅｎ／ｃｄ）に含有している。４の点々は
含有酸素を示している。
このシリコン基板２の表面２ａに、水素イオンビームを
シリコン基板２に含まれている酸素濃度に匹敵する量（
例えば２Ｘ１０ ｏｘｙｑｅｎ／ａｒｔならば、例え
ば３０ ｋｅＶ 〜２００ｋｅＶの範囲で約５Ｘ１０１
３Ｈ”／ｃｎｉのドーズ）の水素イオン注入を行う。す
ると、第２図に見られる様に水素を含んだ層８が形成さ
れる。このシリコン基板２を窒素雰囲気中で、例えば９
００℃、２時間程度熱処理を行うと、層８に含まれてい
た酸素は注入された水素と共に外向拡散し、酸素に関す
るデヌーデッドゾーン１ｏが形成される。然る後に、基
板２の表面２ａに所定の半導体装置１２を形成する。１
２はＭＯＳＦＥＴであり、１４はそのゲート電極、１６
はゲート酸化 −膜、１８はソース・ドレイン、２ｏは
周辺酸化物である。
シリコン基板２に含まれている酸素濃度に匹敵する量（
例えば２Ｘ１０ ｏｘｙｑｅｎ／ａｒｔならば、例え
ば３０ ｋｅＶ 〜２００ｋｅＶの範囲で約５Ｘ１０１
３Ｈ”／ｃｎｉのドーズ）の水素イオン注入を行う。す
ると、第２図に見られる様に水素を含んだ層８が形成さ
れる。このシリコン基板２を窒素雰囲気中で、例えば９
００℃、２時間程度熱処理を行うと、層８に含まれてい
た酸素は注入された水素と共に外向拡散し、酸素に関す
るデヌーデッドゾーン１ｏが形成される。然る後に、基
板２の表面２ａに所定の半導体装置１２を形成する。１
２はＭＯＳＦＥＴであり、１４はそのゲート電極、１６
はゲート酸化 −膜、１８はソース・ドレイン、２ｏは
周辺酸化物である。
注入された水素は、不純物として０を含むシリコン中で
は主に０Ｈ−３ｉ結合を形成し、この結合は後の高温熱
処理によりＨ−Ｓｔの部分が切れ、ｏＨがＳｔ 中と外
方へ拡散し、水素の注入された層ｅ中の酸素濃度が減少
する。
は主に０Ｈ−３ｉ結合を形成し、この結合は後の高温熱
処理によりＨ−Ｓｔの部分が切れ、ｏＨがＳｔ 中と外
方へ拡散し、水素の注入された層ｅ中の酸素濃度が減少
する。
発明の効果
シリコン単結晶中に含まれる酸素は、半導体装置製造工
程に於ける各種の熱処理工程に於いて、格子欠陥発生の
核となる。欠陥発生の臨界酸素濃度を約１〜６×１００
／ｃ１ｉ１と云われており、主に半導体工程用に用いら
れているＣＺ法によるシリコン基板には約１〜１．５×
１０１８ｏ／ｄ以上の酸素が含まれており、上記臨界濃
度を越えている。
程に於ける各種の熱処理工程に於いて、格子欠陥発生の
核となる。欠陥発生の臨界酸素濃度を約１〜６×１００
／ｃ１ｉ１と云われており、主に半導体工程用に用いら
れているＣＺ法によるシリコン基板には約１〜１．５×
１０１８ｏ／ｄ以上の酸素が含まれており、上記臨界濃
度を越えている。
本発明の方法によれば、シリコン基板表面数μｍ付近の
酸素濃度を、極めて安全に除去する事が可能であり、高
耐圧、高信頼性の半導体装置製造に寄与する。
酸素濃度を、極めて安全に除去する事が可能であり、高
耐圧、高信頼性の半導体装置製造に寄与する。
第１図〜第４図は本発明の一実施例を説明するための工
程断面図である。 ２・・・・・・シリコン基板、２ａ・・・・・・シリコ
ン表面、４・・・・・・酸素、ｅ・・・・・・水素イオ
ンビーム、８・・・・・・水素含有層、１０・・・・・
・デヌーデッドゾーン、１２・・・・・・ＭＯＳＦＥＴ
、１４・・・・・・ゲート電極、１６・・・・・・ゲー
ト酸化膜、１８・・・・・・ソース／ドレイン、２ｏ・
・・・・・周辺酸化物。
程断面図である。 ２・・・・・・シリコン基板、２ａ・・・・・・シリコ
ン表面、４・・・・・・酸素、ｅ・・・・・・水素イオ
ンビーム、８・・・・・・水素含有層、１０・・・・・
・デヌーデッドゾーン、１２・・・・・・ＭＯＳＦＥＴ
、１４・・・・・・ゲート電極、１６・・・・・・ゲー
ト酸化膜、１８・・・・・・ソース／ドレイン、２ｏ・
・・・・・周辺酸化物。
Claims (1)
- 水素イオンもしくは水素を含むイオンをシリコン単結
晶或いは多結晶もしくはアモルファスシリコンに注入し
た後、Ｎ＿２、Ｏ＿２もしくは希ガスを含む雰囲気の中
で５００℃から１４００℃、一分から千時間の範囲で熱
処理してなるシリコン表面の欠陥低減方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105123A JPS63271942A (ja) | 1987-04-28 | 1987-04-28 | シリコン表面の欠陥低減方法 |
| US07/073,829 US4837172A (en) | 1986-07-18 | 1987-07-15 | Method for removing impurities existing in semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105123A JPS63271942A (ja) | 1987-04-28 | 1987-04-28 | シリコン表面の欠陥低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271942A true JPS63271942A (ja) | 1988-11-09 |
Family
ID=14399017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105123A Pending JPS63271942A (ja) | 1986-07-18 | 1987-04-28 | シリコン表面の欠陥低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527907A (ja) * | 1998-10-15 | 2002-08-27 | コミツサリア タ レネルジー アトミーク | 他の材料中に埋め込まれた材料層の製造方法 |
| JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2021022730A (ja) * | 2019-07-24 | 2021-02-18 | 住重アテックス株式会社 | 半導体装置の製造方法および半導体基板 |
-
1987
- 1987-04-28 JP JP62105123A patent/JPS63271942A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527907A (ja) * | 1998-10-15 | 2002-08-27 | コミツサリア タ レネルジー アトミーク | 他の材料中に埋め込まれた材料層の製造方法 |
| JP2015050425A (ja) * | 2013-09-04 | 2015-03-16 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP2021022730A (ja) * | 2019-07-24 | 2021-02-18 | 住重アテックス株式会社 | 半導体装置の製造方法および半導体基板 |
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