JPS63275177A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にバイポー
ラ型半導体装置の製造方法に関する。

〔従来の技術〕

バイポーラ型半導体装置の高性能化には、縦方向のスケ
ーリングによるキャリア走行時間の短縮とエミッタ領域
のまわ）の領域（外部への電極接続領域）を減少させて
寄生容量と寄生抵抗を低減することが必要である。

そのため種々のプロセス・構造が提案されている。例え
ば、エクステンデッド　アブストラクッオフサ　　スイ
ックステーンス　コンファレンスオン　ソリッド　ステ
ート　デバイス　アンドマチリア／ｌ／ス（Ｅｘｔｅｎ
ｄｅｄ　Ａｂ５ｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１６ｔｈ
Ｃｏｎｆｅｖｅｎｃｅ　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ
　Ｄｅｖｉｃｅｓ　ａｎｄλｆａｔｅｒｉａｌｓ　）１
９８４年、　ｐｐ２１７−２２０　Ｋ示されるＳＳＴ構
造がある。

５ＳＴｉ造のトランジスタでは、外部ベース領域がエミ
ッタのまわ、９にセル７アラインによって形成され、多
結晶シリコンによってベース電極に引き出されるので、
外部ベース領域がエミッタ領域の周辺に約１μｍ幅に作
られるにすぎず、コレクターベース間容量が極めて小さ
いことが特徴である。

以下図面を用いて従来技術の説明をする。

第２図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
説明するだめの工程順に示した断面図である。

まず第２図（ａ）に示すようにＰ型シリコン基板２０１
に選択的にｎ＋型型埋率コレクタ２０２を形成し、ｎ＋
型型埋率コレクタ２０２を含むＰ型シリコン基板２０１
にｎ−型エピタキシャル［２０３ｔ−１μｍ乃至２μｍ
の厚さは成長し、熱酸化により厚いシリコン酸化膜２１
０を形成して素子形成領域を分離し、ｎ−型エピタキシ
ャル領域２０３を第１の領域Ｓ１と第２の領域Ｓ２とに
分離する。次に第２の領域Ｓ２に、埋込みコレクタ２０
２に到達するｎ＋＋コレクタコンタクト領域２０４を形
成する。

次に、第１及び第２の領域８１．Ｓ２の主要部を露出さ
せ主面部を薄く酸化後（図示せず）、シリコン窒化膜２
１８を成長し、第２の領域Ｓ２のシリコン窒化膜２１８
及び薄い酸化膜を順次除去し主面部を露出する。その後
、多結晶シリコン２２１を成長し、少なくとも第１の領
域Ｓ１及び第２の領域Ｓ２を残して他の領域を耐酸化性
被膜２１６をマスクとして選択酸化することにより、第
１．第２領域８１．８２をそれぞれ絶縁分離する。さら
に、第１の領域Ｓ１の多結晶シリコン２２１ａに高濃度
のホウ戴を注入することによりｒ−型に変換する。続い
て第１領域Ｓ１のＰ＋型多結晶シリコン２２１ａの一部
を選択的にエツチング除去する。

次に第２図（ｂ）に示すように、Ｐ＋型多結晶シリコン
２２１ａの露出部を酸化し、シリコン酸化膜２１１ａを
形成する。その後、熱リン酸を用いてシリコン窒化膜２
１８の露出部をエツチング除去し、更に多結晶シリコン
２２１ａＫ被覆されている領域まで０３μｍ乃至０．７
μｍアンダーカットを施す。そして、主面を覆う薄い酸
化膜をエツチング除去しアンダーカット領域を埋め戻す
ように、第２の多結晶シリコン２２１Ｃを成長させたの
ち再び主面が露出するまで第２の多結晶シリコン２２１
ｃをエツチングする。続いて露出主面を酸化することに
より、エミッタとベース電極の分離酸化膜２１１ｂを形
成する。この時多結晶シリコン２２１ａからホウ素が拡
散しグラフトベース領域２０７が形成される。

次に第２図（Ｃ１に示すように、ホウ素のイオン注入に
より活性ベース領域２０８を形成し、更に反応性イオン
エツチング法（以下ＲＩＥ法と記す）を用いて、エミッ
タコンタクトを開孔し、第３の多結晶シリコン２２１ｄ
を成長させる。そして全面よりヒ素をイオン注入するこ
とにより、エミッタ＝５− 領域２０９を形成し、各コンタクト部にそれぞれ電極配
線２２２を施すことによって半導体装置を完成させる。

〔発明が解決しようとする問題点〕

上述した従来のセルファライン構造Ｃの半導体装置には
下記の欠点がある。

第１に、エミッタ領域の幅が多結晶シリコンに設けられ
た穴と順次形成された膜の膜厚によ多制御されるが、寸
法がサブミクロンに微細化された場合、穴の寸法のばら
つきが無視できなくなる。

例えば孔寸法が０．８±０．２μｍで膜厚が０．２μｍ
とすれば、エミッタ領域の幅は、最大１．０−０．２Ｘ
２＝０、６　／Ａｍ　、最小０．６−Ｏ−２Ｘ２＝０．
２μｍとなシ、最大の幅は最小の幅の３倍にもなシ、回
路設計上大きな制約を受ける。

第２に、エミッタ電極数シ出し部の段差及びアスペクト
比が微細化に伴って大きくなシ、電極数シ出しが困難に
なる。

第３に、選択エツチングの為、基板面方位が限定される
。更に１プロセスが複雑な為、他のデバイス、例えば０
ＭＯ８，ＳＢＤ等との整合が難かしい。

本発明の目的は、微細化されたベース領域及びエミッタ
領域を精度良く形成できる半導体装置の製造方法を提供
すること忙ある。

〔問題点を解決するだめの手段〕

本発明の半導体装置の製造方法は、第１導電型半導体基
板上に第１の絶縁膜に囲まれた第２導電型エピタキシャ
ル層からなる素子形成領域を形成する工程と、前記素子
形成領域を覆う第２の絶縁膜を形成したのち前記素子形
成領域を横断する溝状の開口部を形成する工程と、前記
開口部より第１導電型不純物を導入し前記素子形成領域
に第１導電型ベース領域を形成する工程と、全面に多結
′晶シリコン層を形成したのちエツチングし前記開口部
の側面にサイドウオールを形成する工程と、前記開口部
の溝方向にほぼ垂直にかつ前記半導体基板とは前記サイ
ドウオールの一方の側面にのみ入射される角度より第１
導電型不純物をイオン注入し第１導電型サイドウオール
とする工程と、前記開口部の溝方向にほぼ垂直Ｋかつ前
記半導体基板とは前記サイドウオールの他方の側面にの
み入射される角度より第２導電型不純物をイオン注入し
第２導電型サイドウオールとする工程と、熱処理し前記
第１及び第２導電型サイドウオール下の前記ベース領域
に高濃度の第１導電型ベース領域及び第２導電型エミッ
タ領域を形成する工程とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜げ）は、本発明の一実施例を説明するた
めの平面図及びＡ−Ａ／線における工程順に示した断面
図である。

先ず、第１図（ａ）、　（ｂ）Ｋ示す様に、ｐ型シリコ
ン基板１上Ｋｎ＋型埋込コレクタ層２．ｐ＋型埋込チャ
ンネルストッパ一層（図示せず）ｎ−型エピタキシャル
層３を形成し、ベース領域４０周辺およびコレクタ電極
形成領域５の周辺に８３０２等の第１の絶縁膜６を埋め
込んでおく。本例では素子分離として酸化膜分離形を用
いる力ｆ他の分離方法でもかまわない。次にコレクタ電
極形成領域のエピタキシャル層へｎ型不純物を選択的に
拡散またはイオン注入により導入しｎ＋型コレクタ電極
取シ付は層５Ａを形成する。次に全面にＣＶＤ酸化膜か
らなる第２の絶縁膜７を５０００尤の厚さに形成する。

次に通常のフォトリソグラフィによりバターンを形成し
、素子形成領域としてのベース領域４を横断し、かつ基
板表面に達する溝８を第２の絶縁膜に形成する。溝方向
は、全て同一方向に形成する。エツチング法としては、
ＣＦ４＋Ｈ２ガスを用いたりアクティブイオンエッチ（
ＲＩＥ）等の異方性エツチングを使用する。本例では、
溝形成と同時に不要な部分の第２の絶縁膜７も除去する
。次に第２の絶縁膜をマスクとしてボロンのイオン注入
を行ない、ｐ−型ベース領域９を形成する。次に全面に
５０００ｉ程度の厚さの多結晶シリコン層１０をＬＰＣ
ＶＤ法等で形成する。

次に第１図（Ｃ）に示す様にエツチングガス、例えばＣ
ＦＪ　＋０２をシリコン基板１表面にほぼ垂直に人＝９
− 射せしめて、多結晶シリコン層１０のドライエツチング
を行ない、第２の絶縁膜７の側面部にサイドウオール１
１を形成する。次に溝方向にほぼ垂直で、かつシリコン
基板面とは、前記サイドウオール１１の一方の側面に入
射される角度よりボロンをイオン注入法により注入し、
ｐ型すイドウオールＩＩＡを形成する。

次に第１図（ｄ）に示すように、同様にして溝方向にほ
ぼ垂直かつシリコン基板面とは、前記サイドウオールの
他方の側面に入射される角度よりヒ素をイオン注入法に
より注入しｎ壓すイドウオール１１Ｂを形成する。

本例ではｐ型不純物を先にイオン注入したが逆にｎ型不
純物を先にイオン注入してもよい。

次に第１図（ｅｌ　Ｋ示すように熱処理を行なう事によ
りサイドウオールＩＩＡ、ＩＩＢ内に導入された不純物
をシリコン基板に拡散し、それぞれｐ＋型ベース領域１
５．ｎ＋型エミッタ領域１６を形成する。

次いで熱酸化により１型ベース領域１５とｎ＋型エミッ
タ領域１６間に薄い酸化膜（図示せず）を形成し、さら
に全面に塗布法によりリカフィルムを形成し、エッチバ
ック法によりエツチングして、サイドウオール周辺のみ
にシリカフィルム１７を残す。

次に第１図（ｆ）に示すように、全面に白金を２００〜
】０００λの厚さに被着しだ後Ｎ２等のガス界囲気中で
４００〜６００℃の熱処理を行なった後、未反応の白金
を王水にて除去し、サイドウオール１１Ａ。

１１Ｂ上に白金シリサイド２０を形成する。次に第３の
絶縁膜２４をＣＶＤ法により形成した後、白金シリサイ
ド２０上にコンタクト用の開孔部を形成したのちアルミ
ニウム等を被着しパターニングして電極配線を形成し半
導体装置を完成させる。

このように本実施例においては、溝に多結晶シリコンか
らなるサイドウオールを形成し、斜めからイオン注入す
ることにより、浦の一方にｐ型すイドウオールＩＩＡを
他方にｎ型サイドウオール１１Ｂを形成し、それにより
基板内に不純物を拡散して、それぞれｐ＋型ベース領域
、ｎ＋型エミッタ領域を形成できる。溝の「−は、フォ
トリソグラフィの限界値があるが、サイドウオールは、
多結晶シリコンの膜厚で制御できるので、ｐ＋型ベベー
領域ｎ＋型エミッタ領域が精度良く形成でき、微細化で
きる。

また従来の製造方法と比ベマスク枚数が少なくテキ、か
つプロセスも複雑でないので他のデバイスとの組合せも
容易となる。

更に容易に電極引き出し部分のシリサイド化が出来るの
で、ベース抵抗蒐エミッタ抵抗を下げられると共に電極
配線をベース領域４上に形成しない為、耐熱性にも優れ
た構造となる。

〔発明の効果〕

以上説明したように、本発明は素子形成領域上の溝状開
口部の多結晶シリコンからなるサイドウオールを第１及
び第２導電型とし、熱処理し、これらサイドウオールか
らの不純物の拡散により高濃度のベース領域及びエミッ
タ領域を形成することＫより、微細化されたベース領域
とエミッタ領域を精度良く形成できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの平面図及び断面図、第２図（ａ）〜（ｃ）は従来の
半導体装置の一例の製造方法を説明するための断面図で
ある。 １・・・・・・ｐ型シリコン基板、２・・・・・・ｎ＋
型埋込コレクタ層、３・・・・・・ｎ−型エピタキシャ
ル層、４・・・・・・ベース領域、５・・・・・・コレ
クタ電極形成領域、６・・・・・・第１の絶縁膜、７・
・・・・・第２の絶縁膜、８・・・・・・溝、９・・・
・・・ｐ−型ベース領域、１０・・・・・・多結晶シリ
コン層、１１・・・・・・サイドウオール、ＩＩＡ・・
・・・・ｎ型サイドウオール、】ＩＢ・・・・・・ｎ型
サイドウオール、１５・・・・・・１型ベース領域、１
６・・・・・・１型エミッタ領域、１７・・・・・・シ
リカフィルム、２０・・・・・・白金シリサイド、２４
・・・・・・第３の絶縁膜、２５・・・・・・電極配線
、２０１・・・・・・ｐ型シリコン基板、２０２・・・
・・・計型埋込コレクタ、２０３・・・・・・ｎ−型エ
ピタキシャル層、２０７・・・・・・クラフトベース領
域、２０８−、。 ・・・活性ベース領域、２０９・・・−・・エミッタ領
域、２】１・・・・・・シリコン酸｛ｔ［、　　２　１
　ｇ・川・・シリコン窒化膜、２２１・・・・・・多結
晶シリコン。 １１＋ｊイＦ′ウオール

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体基板上に第１の絶縁膜に囲まれた第２
   導電型エピタキシャル層からなる素子形成領域を形成す
   る工程と、前記素子形成を覆う第２の絶縁膜を形成した
   のち前記素子形成領域を横断する溝状の開口部を形成す
   る工程と、前記開口部より第１導電型不純物を導入し前
   記素子形成領域に第１導電型ベース領域を形成する工程
   と、全面に多結晶シリコン層を形成したのちエッチング
   し前記開口部の側面にサイドウォールを形成する工程と
   、前記開口部の溝方向にほぼ垂直にかつ前記半導体基板
   とは前記サイドウォールの一方の側面にのみ入射される
   角度より第１導電型不純物をイオン注入し第１導電型サ
   イドウォールとする工程と、前記開口部の溝方向にほぼ
   垂直にかつ前記半導体基板とは前記サイドウォールの他
   方の側面にのみ入射される角度より第２導電型不純物を
   イオン注入し第２導電型サイドウォールとする工程と、
   熱処理し、前記第１及び第２導電型サイドウォール下の
   前記ベース領域に高濃度の第１導電型ベース領域及び第
   ２導電型エミッタ領域を形成する工程とを含むことを特
   徴とする半導体装置の製造方法。